Сумматор-вычитатель
Изобретение относится к вычислительной технике и может быть использовано при проектировании цифровых вычислительных комплексов и микросхем . Цель изобретения - сокращение количества оборудования. Схема двух разрядов сумматора - вычитателя содержит восемь коммутаторов 1-8 па К ЩП-трапзисторах и десять элементов НЕ 9-18. 2 ил.
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (51) 4 С 06 F 7/50
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
l10 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4184763/24-24 (22) 22.01.87 (46) 15.09.88. Бюл. Р 34 (72) Ю,Г, Дьяченко (53) 681.325.5(088.8) (56) Патент США Ф 4592007, кл. 364-784, опублик. 1986, Авторское свидетельство СССР
У 1363190, кл. G 06 F 7/50, 1986. (54) СУММАТОР-ВЬИИТАТЕЛЬ
ÄÄSUÄÄ 1424012 А1 (57) Изобретение относится к вычислительной технике и может бытт использовано при проектировании цифровых вычислительных комплексов ll микросхем. Цель изобретения — сокращение количества оборудования. Схема двух разрядов сумматора — вычитате tH содержит восемь коммутаторов 1-8 на
КМДП-транзисторах и десятт.. элементов HE 9 18. 2 ил.
1424012
Изобретег!1(е относится к вычислителы!ой технике и может быть использовлно при проектировании цифровых вычислительных комплексов и микросхем.
Цель изобретения — сокращение количества оборудования.
На фиг. 1 представлена схема двух разрядов (первого и второго) сумматора-вычитлтеля, на фиг. 2 — схема ком.:!утатора.
Схе!а двух разрядов сумматора-вычитлтеля (фиг. 1) содержит восемь коммутаторов 1-8 нл КЩП-транзисто15 рлх il,сесятг. элементов НЕ 9-18, npulf< Q13l lif и второй информационные входы соммут;!тора 1 подключены к входу 1!ср:!< го p;1çðÿäë первого опера!!да
Л и г)ь!хо!!у .)лементл НЕ 9, вход которого < еni«fcff с входом первого разряцл Icpиогo о)1ерлидл Л1, первый информлц)1онный 13xogl, коммутлтора 2 подк. .Iîl(vfl к выходу коммутлторл 1 и вхо,Iló:)<1< )!с ll l;I Ill 10, л 1)торой егo вход к выхо гу э nclfc f17;I Hl. 10, первый информлц !oil!I!lit вход коммутатора 3 сое;I.IIfleIf . выхо;1о;! коммутлторл 2 и 13хо, (ом»1."!.. 1! г;I НЕ 11, ги вход которого
11!);If
«х;,.:; )и !ут;!т(рл 3 и упрлвляющему
I! 2 (), (3 с()м vтilторл 4 y пр!11)ляющий и ,I< !)г(1!!1 и!!фор.!л!Гис»(ный 13ходы коммутлтс р )н 3, с(() гllcTcòflåff!Io по;цслючены к 132:О;1 y lf c pc floe il С<3, il 1!х Вьlходы к 1;х,);(!и эле.!оптов HE 12, 13, второй 35 шформ:и!иоп)гый гход коммутатора 4 соед)!пен с г<ходом эле!!ентл НЕ 9, пер-!
3ый ш, орм ill!I() Ill!I>III вход коммутатора 5 соединен с !!ходом второго разряда
1lepI3oro оперлнцл Л и входом элемента 40
НЕ 14, выход котсрого г.одключен к !!торим 1шформлционным входлм коммутаторов 5,8, вьгход коммутлтора 5 соединен с входом элемента НЕ 15 и первым информлцl!онным входом коммутлто- 45 ра 6, чей второй информационный вход подключен к выходу элемента НЕ 15, л вьгхогà — к второму информационному входу коммутлтора 7 и входу элемента
HE 16, выход которого соединен с пер- 50 вым инфор1!лц1!онным и управляющим входами коммутаторов 7,8 соответственно, упрлвля)ащий и первый информационный входы коммутаторов 7,8 соответственIfo coe1t ffeIIII с выходом элемента НЕ
l3, выходы коммутаторов 7,8 подключе ны к входам элементов НЕ 17,18 соответственно, упрлвля1ощие входы коммутаторов 1,5 соединены с входами первого и второго разрядов второго операнда В,Вд, упраг>г!яюшие входы коммутаторов 2,6 — с входом управления видом операции (управляющего сигнала Ц) сумматора-вычг!тателя, выходы элементов НЕ 12 и 17 соединены с выходами суммы первого Sg и второго
S разрядов соответственно, выход элемента НЕ 18 подключен к выходу переноса С2 иэ второго разряда, выход элемента НЕ 13 подключен к выходу переноса С из первого разряда сумматора-вычитателя.
Схема коммутатора (фиг. 2) содержит ЩП-транзисторы р-типа 19 и и-типа 20, затворы которых подключены к управляющему входу коммутатора> истоки — к первому и второму информационным входам коммутатора соответственно, л их стоки — к выходу коммутатора.
Сумматор-вычитатель работает следующим образом.
При подаче на сумматор-вычитатель управляющего сигнала 0=0 он выполняет суммирование операндов А и В, представленных в дополнительных кодах. При значении (=1 он выполняет операцию А минус В в дополнительных кодах (при этом, естественно, необходима подача на вход переноса перво-, го разряда сигнала С„=1).
Функции, выполняемые сумматоромвычитателем!описываются формулами:
S„= Л, l3„ (f A„H)QV(A В VA В,, )Q) осl
V (Л, В,V Г> HH )QV (Л„<< <; H, )()(, Л„ЗВ„®Q P+ С
62 Л2ИВ2О Q О+ С, Cq =(A, 3 Q)C ° V<А,>B„° Q)A„
i,,P. В2Э Q)С, (А ЯВ,OQ)Л, Формула изобретения
Сумматор-вычитатель, содержащий в каждом разряде выполненные на
Кг)ДП-транзисторах коммутаторы и элементы НЕ, причем вход соответствующего разряда первого операнда сумматора-вычитателя подключен к первому информационному входу первого коммутатора и через первый элемент HE — к второму информационному входу первого коммутатора, управляющий вход которого соединен с входом соответствующего разряда второго операнда сумма1424012
Составитель А.Клюев
Техред М.Ходанич
Корректор C.Øeêìàð
Редактор А.Г1аковская
Заказ 4688/51
Тираж 704
В1НППН1 Р >сударственного комитета СССР по делам изобретений и "-.крытий
113035, Г1 скв», Ж-35, Раушская наб., д. 4/5
Подписное
Производственно-полиграфическое предприятие, г. Ужгород, Проектная, 4 тора-вычитателя, а выход подключен к первому информационному входу второго коммутатора и «ерез второй элемент НŠ— к второму информационному входу второго коммутатора, управляющий вход которого соединен с входом управления видом операции сумматоравычитателя, выход третьего коммутатора через третий элемент НЕ подключен к выходу суммы соответствующего разряда сумматора-вычитателя, выход второго коммутатора через четвертый элемент НЕ соединен с управляющим входом четвертого коммутатора, выход которого соединен с входом пятого элемента НЕ, управляющий вход третьего коммутатора каждого нечетного разряда сумматора-вычитателя соединен с выходом сигнала переноса предыдущего разряда сумматора-вычитателя, отличающийся тем, что, с целью сокращения количества оборудования, выход пятого элемента НЕ каждого нечетного разряда сум25 матора-вычитателя является выходом сигнала инверсии переноса данного разряда сумматора-вычитателя и сое—
4 динен с управляющим входом третьего и с первым информационным входом четвертого коммутаторов последующего разряда сумматора-вычитателя, в каждом нечетном разряде сумматора-вычитателя первый и второй информационные входы третьего коммутатора соединены с выходами соответственно второго коммутатора и третьего элемента НЕ, первый и второй информационные входы четвертого коммутатора соединены соответственно с управляющим входом третьего и перым информационным входом первого коммутаторов, в каждом четном разряде сумматора-вычитателя первый и второй информационные входы третьего коммутатора соединены соответственно с выходами третьего элемента НЕ и второго коммутатора, первый и второй информационные входы четвертого коммутатора соединены соответственно с управляющим входом третьего и вторым информационным входом первого коммутаторов, выход пятого элемента НЕ является выходом сигнала переноса данного разряда.
