Устройство для извлечения квадратного корня

 

Изобретение относится к вычислительной технике и может быть использовано при построении универсальных и специализированных цифровых вычислительных машин. Целью изобретения является повьшение точности вычислений устройства. Эта цель достигается тем, что в устройство, содержащее два регистра 1, 2 два коммутатора 3, 4 блок умножения 6, два ПЗУ 8, 9 и блок управления 7, введен третий коммутатор 5. 2 ил.

СОЮЗ СО8ЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51)4 С 06 F 7/552

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA с

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

"--М (21) 4155330/24-24 (22) 02.12.86 (46) 23.06.88. Бюл. Ф 23 (71) Таганрогский радиотехнический институт им. В.Д.Калмыкова (72) В.Е.Золотовский и P.Â.Êoðoáêîâ (53) 681.325 (088.8) (56) Авторское свидетельство СССР

N- 1103226, кл. С 06 F 7/552, 1983.

Авторское свидетельство СССР

М- 1168921, кл. G 06 F 1/02, 1984.. Я0 1405055 Д 1 (54) УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО КОРНЯ (57) Изобретение относится к вычислительной технике и может быть использовано при построении универсальных и специализированных цифровых вычислительных машин. Целью изобретения является повышение точности вычислений устройства. Эта цель достигается тем, что в устройство, содержащее два регистра 1, 2 два коммутатора 3, 4 блок умножения 6, два ПЗУ 8, 9 и блок управления 7, введен третий коммутатор

5. 2 ил.

1405055

Изобретение относится к вычислительной технике и предназначено для

Использования в цифровых вычислитель ных машинах различного назначения.

Цель изобретения — повышение точности вычислений.

На фиг.1 представлена функциональ ная схема устройства; на фиг.2 — схема блока микропрограммного управле ния .

Устройство содержит регистры 1 и коммутаторы 3-5, блок 6 умножения, лок 7 микропрограммного управления, локи 8 и 9 постоянной памяти (ПЗУ), ходы 10-12 13 и 14 устройсòâа.

Блок 7 (фиг.2) состоит из триггера 15, единичный вход которого соеди— нен с входом устройства 11, а единич- 20 ный выход — с входом элемента И 16.

На второй вход элемента И 16 с входа

17 поступает непрерывная тактовая серия. Выход элемента И 16 соединен со счетным входом счетчика 18, выходы которого соединены с адресными входами блока постоянной памяти (ПЗУ) 19.

Информационный вход 10 соединен с первой группой входов коммутатора 3, на вторую группу входов которого пос| тупают сигналы с выходов блока 6 умножения. Коммутатор 3 управляется сигналом А1, формируемым блоком 7. В зависимости от состояния управляющих входов коммутатор 3 пропускает на входы регистра 1 информацию или с ,входа 10, или с выходов блока 6. Блок ,7 запускается сигналом запуска С поступающим на вход 11. По завершении вычислений блок 7 формирует сигнал готовности данных С„, поступающий

- 40 на выход 13. ПЗУ 8 имеет элементную структуру. Первый элемент памяти хра1 нит полноразрядные значения вЂ, где

Х вЂ” К старших разрядов регистра. Be1 личина К равна числу адресных входов элементов ПЗУ (полагаем, что К=11) .

Адресные входы первого элемента памяти ПЗУ 8 соединены с К старшими разрядами регистра 1, Второй элемент ПЗУ 50

8 хранит полноразрядные значения

1/1,00...0 (,, где величина 1,00...о, содержит за запятой К-1 ноль, К разрядов регистра 1 с К-ro по (2К-1)-й.

Адресные входы второго элемента сое- 55 динены с разрядами регистра 1 от К вЂ  до (2К-1)-го. Число элементов в ПЗУ 8 зависит от требуемой точности. При использовании двух блоков погрешность вычисления корня достигает величины

2 . Если ввести третий элемент памя-43 ти, адресные входы которого соединить с выходами регистра 1 с (2К-1)-го по (3К-2)-й разряды, и в третий элемент записать обратные величины числа

1, 00... О С 1, содержаще го 2К-2 нулей за запятой и К-разрядное число С1, то погрешность составит 2 и т.д.

-4э

Аналогично строится ПЗУ 9, с той лишь разницей, что в первом элементе памяти хранятся значения (Х„, а во втором т ° д.

Входы коммутатора 4 соединены с выходами элементов ПЗУ 8, регистра

2 и входом 12 устройства, на который подается постоянное число 1,00...0.

Коммутатор 4 в зависимости от состояния управляющих входов А2 может послать на первые входы блока 6 информацию из первого или второго элементов памяти ПЗУ 8 или из регистра 2 или число 1,00...0. Первая группа входов коммутатора 5 соединяется с выходом всех разрядов регистра 1 без каких-либо сдвигов. Вторая группа соединяется с выходами регистра 1 следующим образом. Старший (целый) разряд регистра и 2К вЂ” 2 последующих (при точности 2 ) подключаются к входам коммутатора 5 без сдвига, на (2К-1)-й разряд коммутатора 5 подается "0", оставшиеся младшие разряды регистра 1 подключаются к входам коммутатора 5 со сдвигом на один разряд в сторону младших разрядов. В зависимости от состояния управляющих входов АЗ коммутатор 5 пропускает на вторые входы блока 6 или величи., ю=„...,ТдГ..л ;....,...жимое регистра 1, или содержимое регистра 1 с уменьшенной вдвое младшей

1 частью (1 + — Eg). Выходы регистра 2

2 соединены с выходами 14 устройства.

Алгоритм вычисления функции У = МХ имеет следующий вид. Выделим старшие

11 разрядов Х (при K=11) и обозначим их через Х,: Очевидно, что Х

Х

K — . Выполним операцию деления

1 Х

X/X1.

Х/Х, = 1,00...0 а, т.е. частное содержит за запятой не менее 10 нулей. Преобразуем величину

1,00...0a :

14

1,00...0Ы =1,00...0o(, 1, 00... 04

1,00...0Ы, где 0(— 11 значащих разрядов с 11-ro по 21-й. Пусть допустимая погрешность 2 4 . Выполним операцию деления

1,00...00( И 00„„= 1„00...0Ч.

Частное от деления содержит не менее

20 нулей за запятой. В результате число Х преобразуется в произведение

Х=Х;(1,00...0 о(,) (1,00...0q) и

Гх= 4Г„, . „, ч

-2o

Так как (20, по приближенной формуле можно отыскать

=1+ — q

2 с погрешностью с 1/8 Ц = 2 . В ре1 зультате имеем (1 + — Чб) .

/х= Гх, Если необходимо повысить точность вычислений, производится преобразование 1,00...0 чб= 1,00...0 М, 1 00 О

1,00...0 1,00...0

Устройство работает по описанному алгоритму.

Перед началом работы устройства на вход 10 подается аргумент Х, на вход

11 — сигнал запуска С . Блок 7 запус1 кается, формирует воздействие А1, вход 10 соединяется с входом регистра 1. Под воздействием сигнала С1 аргумент Х записывается в регистр 1.

Старшие разряды Х поступают на адресные входы первых элементов памяти

ПЗУ 8 и 9. В ПЗУ 8 формируется величина вЂ, в ПЗУ 9 Й„.

Х1

Под воздействием сигналов А2 коммутатор 4 пропускает на первые входы блока 6 число 1,00... О, на вторые входы коммутатор 5 пропускает величину VX которая проходит через блок 6, не меняясь, и по сигналу С5 записывается в регистр 2. В следующем шаге через коммутатор 4 на блок 6 проходит величина 1/Х„, через коммутатор 5 из регистра 1 — значение Х.

В блоке 6 формируется произведение

Х, 1/Х, которое проходит через коммутатор 3 и записывается в регистр 1 как величина 1,00...0a. В ПЗУ 9 фор05055 мируется величина которая в блоке 6 умножается на Х1. ; -лззк;. и; вается в регистр 2. В следующем шаге

5 в блоке 6 формируется произведение

1.00 ОЫ1 00 ОЫ вЂ” 1 00 0 1

j ° ° ° которое записывается в регистр 1. Из регистра 2 через коммутатор 4 на блок 6 проходит значение з Х,з 1,00...0a,, из регистра 1 через коммутатор 5

1 значение I + — tf . В блоке 6 формиру15 2 ется искомая функция, которая записывается в регистр 2. С выхода регистра 2 функция поступает на выход 14 устройства, и блок 7 формирует сигнал сопРовождения Сг.

Формула изобретения

Устройство для извлечения квадратного корня, содержащее два регистра, 25 два коммутатора, блок умножения, два блока постоянной памяти и блок микропрограммного управления, причем выходы первого коммутатора соединены с входами первого регистра, а выходы первого блока постоянной памяти — с первой группой входов второго коммутатора, о т л и ч а ю щ е е с я тем, что, с целью повышения точности вычислений, в него введен третий

35 коммутатор, причем информационный вход устройства соединен с первой группой входов первого коммутатора, вторая группа входов которого соединена с выходом блока умножения и вхо4О дом второго регистра, выход которого является выходом устройства и подключен к второй группе входов второго коммутатора, вход которого соединен с входом задания "1" устройства, 45 а выход его и выход третьего коммутатора подключены к входам первого и второго операндов блока умножения, адресные входы первого блока постоянной памяти соединены с входами К старших разрядов первого регистра, 50 остальные разряды которого подключены к адресным входам второго блока постоянной памяти, выходы которого подключены к первой группе входов третьеro коммутатора, вторая и третья группы входов которого подключены к соответствующим выходам первого регистра, управляющие входы коммутаторов, регистров, блока умножения сое140505 5 динены с соответствующими выходами, блока микропрограммного управления, управляющие вход и выход которого ! являются входом запуска и выходом сигнала готовности устройства соответственно.

Составитель Б. Золотовский

Редактор В. Петраш Техрец М.Дидык Корректор Г. Решетник

Заказ 3106/53 Тираж 704 Подписное

ВИИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4