Синхронный делитель частоты

 

Изобретение относится к импульсной технике и может быть использовано при построении хронизаторов, цифровых синтезаторов частоты и электромузыкаль.ньгх инструментов. Целью изобретения является увеличения коэффициента деления при сохранении синхронного режима работы. Синхронный делитель частоты содержит IK- триггеры 1-5, элементы И 6-9, входную шину 10, шину 11 сброса. Работа синхронного делителя частоты описывается логическими уравнениями для I- и К-входов 1К-триггеров 1-5 и поясняется временными диаграммами, приведенными в описании изобретения. 2 ил. С «б

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

1511 4 Н 03 К 23/40

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4096042/24-31 (22) 23.07.86 .(46) 15.05.88. Бюл. № 18 (72) В.И.Мяснов (53) 621 .374 (088 .8). (56) Авторское свидетельство СССР

¹ 1226660, кл. H 03 К 23/40, 11.-10.84.

Букреев И.Н. и др. Микроэлектронные схемы цифровых устройств. М.:

Сов.радио, 1975, с.192, рис.5.32.

Авторское свидетельство СССР № 1322470, кл. Н 03 К 23/40, l2.02.86. (54) СИНХРОННЫЙ ДЕЛИТЕЛЪ ЧАСТОТЫ (57) Изобретение относится к импульс—

ÄÄSUÄÄ 1396274 А1 ной технике и может быть использовано при построении хронизаторов, цифровых синтезаторов частоты и элект— ромузыкальных инструментов. Целью изобретения является увеличения коэффициента деления при сохранении синхронного режима работы. Синхронный делитель частоты содержит IKтриггеры 1-5, элементы И 6-9, входную шину 10, шину 11 сброса. Работа синхронного делителя частоты описывается логическими уравнениями для

I- и К-входов IK-триггеров 1 -5 и поясняется временными диаграммами, приведенными в описании изобретения.

2 ил.!

396274

Изобретение относится к импульс1 ной технике и может быть использовано при построении хронизаторов, цифровых синтезаторов частоты, электро5 музыкальных инструментов °

Цель изобретения — повышение коэффициента деления при сохранении синхронного режима работы.

На фиг.l приведена электрическая функциональная схема синхронного делителя частоты; на фиг.2 — временные

1 диаграммы, поясняющие его работу.

Синхронный делитель частоты содержит первый 1, второй 2, третий 3, четвертый 4, и пятый 5 IK-триггеры, первый 6, второй 7, третий 8 и четвертый 9 элементы И. С- и R-входы всех IK-триггеров 1 — 5 соединены соответственно с входной шиной 10 и с шиной ll сброса. Первые входы первого 6, второго 7, третьего 8 и четвертого 9 элементов И соединены с инверсным выходом первого ЕК-тригге;,ра 1., К-вход которого соединен с ин- 25 версным выходом второго IK-триггера

2, I-вход — с.прямым выходом третьего IK-триггера 3, прямой выход — с

I-входом второго IK-триггера 2. и К-входы пятого IK-триггера 5 сое- 30 динены с выходом первого элемента, И б, второй вход которого соединен

1, с прямым выходом четвертого IK-триг-! гера 4, третий вход — с вторыми вхо дами второго 7 и третьего 8 элемен-! : тов И, с инверсным выходом третьего

ЕК-триггера 3 и с К-входом второго

IK-триггера 2, прямой выход которого соединен с четвертым входом первого элемента И 6, с третьим входом второ- 40 го элемента И 7, выход которого подключен к I-входу четвертого IK-триггера 4, и с К-входом третьего IKтриггера 3, I-вход которого соединен с выходом четвертого элемента И 9, второй вход которого соединен с инверсным выходом четвертого IK-триггера 4. Прямой выход пятого IK-триггера 5 соединен с третьим входом третьего элемента И 8, выход кото50 рого соединен с К-входом четвертого

IK-триггера 4.

При указанной схеме соединения элементов синхронного делителя частоты логические уравнения для I- u

К-входов всех IK-триггеров 1 — 5 следующие:

I1 Q„ I l Q„3 1(4

К,= ЛЛ3

Я 1 02Я 304 ! tQ 3Q5 где индексы у буквенных обозначений соответствуют номеру IK-триггера, а

Q u Q обозначают сигнал соответственно на прямом и инверсном выходах

IK-триггера.

На фиг.2 обозначены вход — входной сигнал {входные импульсы 7 на шине 10; i. — порядковый номер состояния (такта ) синхронного делителя частоты и порядковый номер входного импульса на шине 10; Q — - сигнал на прямом выходе j-го IK-триггера, где

j = 1,2,...,5.

Работа синхронного делителя частоты полностью описывается логическими уравнениями для I- и К-входов IKтриггеров I — 5.

По сигналу "Сброс", поступающему по шине 11, IK-триггеры 1 — 5 устанавливаются в исходное (нулевое) состояние, после чего состояния выходов (фиг.2, при i = О) равны

Q 0 Q 01 Q О! Q 0 (,= 0.

Е1= ; 0; I2= Q„= 0; I3= Q Q =I;

Q,,,(3(,= 0

Q1Q2Qg= o

Е4

К =

К

К = Q = 0.;

2 3 Ф

К =

5 (1(3 Б

Поскольку IK-триггер по последующему входному импульсу на шине 10 при I = 0 и К = 0 не изменяет своего состояния, при I = и К = 1 переключается в противоположное состояние, при I = и К = 0 переключается в состояние "1", а при I = 0 и К = 1 в состояние "0", то по первому входному импульсу (по первому отрицательному перепаду сигнала), поступившему по шине 10 после окончания действия сигнала "Сброс", IK-триггер 3 переключается в состояние "1", а осталь-. ные IK-триггеры 1,2,4 и 5 не изменяют своего состояния (фиг.2, при

На основании логических уравнений для I- и К-входов IK-триггеров 1 — 5 синхронного делителя частоты состояния I- и К-входов следующие:! 396274

1) . При этом состояния выходов становятся равны

Q3= О», Q% О» С 1- 19 ЯФ ОФОРТ О ° 5

Изменяются и состояния входов:

I - =1 I О Х = 1 I " О I = О ъ

К1 — I ° К вЂ” 0» К3 Oit K4 — О! Ks- =О»

В результате по второму входному импульсу (второму такту) устройство переходит в свое второе состояние (фиг.2, при i 2), которое характеризуется следующими значениями выхо!

5 дов и входов IK-триггеров 1 — 5.

4 1-, q — О; Q - 1- Q — O,Q - 0

I 1» I 1 1» I 0 I4 0 Х О

К1 1 у К = Os К = Оу, К4= 0;K = О °

Рассматривая и далее таким же образом работу синхронного делителя частоты, получим все состояния входов и выходов каждого ХК-триггера

1 — 5 при всех i.

В двенадцатом такте Я становится равной Q - =1 (фиг.2, при i = 12), .5 а в двадцать седьмом все IK-триггеры возвращаются в исходное нулевое состояние. 30

Q, О,Q, О,Q O,Q OQ 0.

На этом заканчивается цикл работы синхронного делителя частоты. Далее

его работа повторяется через каждые двадцать семь входных импульсов. .Формула изобретения:

Синхронный делитель частоты, содержащий первый, второй, третий, четвертый и пятый IK-триггеры, С- и

R-входы которых соединены соответственно с входной шиной и шиной сброса, первый элемент И, выход которого соединен с I- и К-входами пятого IK-триггера, второй элемент И, выход которого соединен с I-входом четвертого IK-триггера, К-вход которого соединен с выходом третьего элемента И, первый и второй входы icoторого соединены с инверсными выходами соответственно первого и третьего IK òðèããåðîâ, о т л и ч а ю щ и йс я тем, что, с целью повышения коэффициента деления, в него введен четвертый элемент И, выход которого соединен с I-входом третьего IK-триггера, первый вход — с инвеpcHbIM выходом первого IK-триггера и с первыми входами первого и второго элементов

И, второй вход — с инверсным выходом четвертого IK-триггера, прямой выход которого соединен с вторым входом первого элемента И, третий вход которого соединен с вторым входом третьего элемента И, третий вход которого подключен к прямому выходу пятого IKтриггера, с вторым входом второго элемента И и с К-входом второго IK-триггера, I-вход которого соединен с прямым выходом первого IK-триггера, пря мой выход - с четвертым входом первого элемента И, с третьим входом второго элемента И и К-входом третьего IK-триггера, прямой выход которого соединен с I-входом первого IKтриггера, К-вход которого соединен с инверсным выходом второго IK-триггера.

1396274

Юхп

Составитель А.Соколов

Редактор Е.Копча Техред Л.Сердюкова Корректор А.0бРУчаР

Заказ 2504/57 Тираж 928 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4