Преобразователь последовательного кода в параллельный

 

Изобретение относится к вычислительной технике и может быть использовано при построении преобразователей в составе аппаратуры сопряжения цифровых устройств с полудуплексными каналами связи. Целью изобретения является повышение достоверности преобразования. Поставленная цель достигается тем, что в преобразователь последовательного кода в параллельный , содержащий три счетчика 3-5, первый и второй триггеры 1,2, генератор импульсов 6, регистр сдвига 12, два элемента И 13,14, элемент ИЛИ 7, элемент НЕ 11, дополнительно введены первый и второй дешифраторы и третий триггер 10. 2 ил.

-СОЮЗ СОВЕТСНИХ

СОЦИА ЛИСТ ИЧЕСНИХ

РЕСПУБЛИК

< 114 Н 03 М 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

««»» «

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4115790/24-24 (22) 04,06.86 (46) 23.02,88. Бюл. У 7 (72) В. Д. Гладков (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 1045238, кл, G 06 К 7/016, 1982, Авторское свидетельство СССР

У 1159164, кл. Н 03 M 7/00, 1985. (54) ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОГО КОДА В ПАРАЛЛЕЛЬНЫЙ (57) Изобретение относится к вычислительной технике и может быть использовано при построении преобразоватеÄÄSUÄÄ 1376244 А 1 лей в составе аппаратуры сопряжения цифровых устройств с полудуплексными каналами связи. Целью изобретения является повышение достоверности преобразования ° Поставленная цель достигается тем, что в преобразователь последовательного кода в параллельный, содержащий три счетчика 3-5, первый и второй триггеры

1,2, генератор импульсов 6, регистр сдвига 12, два элемента И 13,14, элемент ИЛИ 7, элемент НЕ 11, дополнительно введены первый и второй де" шифраторы и третий триггер 10. 2 ил.

l 37624

Изобретение относится к вычислительной технике и может быть использовано при построении преобра" зователей, входящих в состав аппара" туры сопряжения цифровых устройств

5 с полудуплексными двухпроводными ка" налами связи.

Целью изобретения является повышение достоверности преобразования.

На фиг. 1 приведена блок-схема преобразователя; на фиг. 2 - временная диаграмма, поясняющая работу преобразователя.

Преобразователь последовательного кода в параллельный содержит первый 1 и второй 2 триггеры, счетчики

3-5, генератор 6 импульсов, элемент

ИЛИ 7, первый 8 и второй 9 дешифраторы, третий триггер 10, элемент

ИЕ 11, регистр 12 сдвига, первый 13 и второй 14 элементы И. Кроме того, преобразователь имеет информационные входы 1 5 и 16, информационные выходы 17, управляющий выход 18, конт- 25 рольный выход 19 нарушения длины слова и контрольный выход 20 превышения паузы.

Преобразователь последовательного кода в параллельный работает следу- 30 ющим образом.

На первый 15 и второй 16 информационные входы поступают сигналы из полудуплексного двухпроводного, канала связи. На временной диаграм35 ме (фиг. 2) показаны временные соотношения между входными сигналами и биполярными сигналами канала связи. .Для передачи каждого бита необходимо время, равное 4Т. Информационные 40 слова, разрядность которых, например, равна 11, следуют во времени друг за другом через интервал времени, например, равный 8Т, где Т вЂ” длительность положительного или отрицатель- 45 ного импульсов.

Преобразователь начинает работать только при поступлении из канала связи информационного слова с битом

"1" в первом разряде, при этом после"5 довательно устанавливаются в состояние "1" триггеры 1 и 10, а на выходе элемента ИЛИ 7 вырабатывается сигнал, который поступает на вход регистра

12 сдвига, производя в нем сдвиг информации, воздействует через элемент И 14 на счетный вход счетчика

4 и разрешает работу счетчика Э под воздействием импульсов генератора 6.

2

В конце приема бита "1" сигнал с выхода счетчика 3 устанавливает триггер 1 в состояние "1". При отсутствии сигнала на выходе элемента ИЛИ 7 работает элемент НЕ 11, который производит сброс счетчика 3. При приеме битов "0" преобразователь работает аналогично, однако на информационный вход регистра 12 поступает нулевое значение сигнала, В момент приема последнего бита информационного слова на выходе счетчика 4 устанавливается код, соответствующий числу 11, в результате чего на управляющем выходе 18 формируется сигнал для считывания информации, введенной в регистр 12 ° Преобразователь автоматически возвращается в исходное состояние при отсутствии сигналов на входах 15 и 16 в течение времени, равном 8Т. За это время код на выходе счетчика 5 достигает значения, при котором на выходе дешифратора 9 появляется сигнал для установки в состояние "0" счетчика 4 и триггера

10.

Преобразователь также возвращает" ся в исходное состояние, если число поступивших на его входы битов менее 11. В этом случае элемент И 13 выдает сигнал на контрольный выход

20, так как на первый вход его поступает сигнал разрешения с выхода дешифратора 8, а на второй вход— сигнал с второго выхода дешифратора 9.

Сигнал на контрольном выходе

19 вырабатывается в случае поступпения на входы 15 и 16 преобразователя более одиннадцати битов.

Формула изобре тения

Преобразователь последовательного кода в параллельный, содержащий три счетчика, генератор импульсов, регистр сдвига, первый и второй элемен-ты И, элемент ИЛИ, элемент НЕ, первый и второй триггеры, первые единичные входы которых являются соответственно первым и вторым информационными входами преобразователя, информационные выходы которого соединены с выходами регистра сдвига,, вход сдвига которого соединен с вы" ходом элемента ИЛИ, с входом разрешения счета первого счетчика, входом сброса второго счетчика и с входом элемента НЕ, выход которого соеI 376244

Ä0

Ä0 „1

/(ОМОВ дхаа 15

Вхад 1б

Триогер1

Триггер 2

ИЛи 7 юг. 2

Составитель М. Аршавский

Редактор О, Головач Техред Л.Олийнык Корректор М. Максимишинец

Заказ 797/55 Тираж 928 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие. г. Ужгород, ул. Проектная, 4 динен с входом сброса первого счетчика и входом разрешения счета второго счетчика, счетный вход которого соединен с выходом генератора импульсов и со счетным входом пер" вого счетчика, выход которого соединен с входами сброса первого и второго триггеров, вторые единичные входы которых соединены соответ" ственно с инверсными выходами второго и первого триггеров, прямые выходы которых соединены соответ" ственно с первым и вторым входами элемента ИЛИ, прямой выход первого триггера соединен с информационным входом регистра сдвига, о т л ич а ю шийся тем, что, с целью повышения достоверности преобразования, в него введены первый и второй дешифраторы и третий триггер, единичный выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом элемента ИЛИ, а выход первого элемента И соединен со счетным входом третьего счетчика, вход сброса которого соединен с выходом окончания приема второго дешифратора н входом сброса третьего триггера, единичный вход которого соединен с прямым выходом первого триггера, выходы второго и третьего счетчиков соответственно соединены с входами второго и первого дешифра" торов, выход превышения паузы и инверсный выход которых соединены соответственно с первым и вторым входами второго элемента И, выход которого является контрольным выходом превышения паузы преобразователя, управляющий выход которого соединен с управляющим выходом первого дешифратора, выход нарушения длины слова которого соединен с контрольным выходом нарушения длины слова преобразователя,