Накапливающий сумматор

Авторы патента:

G06F7/50 - для сложения; для вычитания (G06F 7/49,G06F 7/544- G06F 7/556 имеют преимущество)

Изобретение относится к области автоматики и радиотехники. Цель изобретения - повышение быстродействия. Накапливающий сумматор содержит три сумматора 1,2,3, мультиплексор 4, регистр 5, блок элементов НЕ 6, триггер 7, первый и второй информационные входы 8,9, тактовый вход 10 сумматора , выход 11 результата, выход 12 переполнения.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) А1

gg 4 G 06 F 7 50

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

БМаЛI:.

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4067750/24-24 (22) 04с04 ° 86 (46) 15,02.88; Бюл. Ф 6 (75) А.В.Паленков (53) 681.325.5 (088.8) (56) Самофалов К.Г. и др. Цифровые электронные вычислительные машины.

Киев: Вища школа, 1983, с.186.

Авторское свидетельство СССР

У 1149395, кл. Н 03 К 23/00, 1982. (54) НАКАПЛИВАЮЩИЙ. СУИМАТОР (57) Изобретение относится к области автоматики и радиотехники. Цель изобретения - повышение быстродействия.

Накапливающий сумматор содержит три сумматора 1,2,3, мультиплексор 4, регистр 5, блок элементов HE 6, триггер 7, первый и второй информационные входы 8,9, тактовый вход 10 сумматора, выход 1 1 результата, выход 12 переполнения.

Тираж 704

Подписное у г °

1 13

Изобретение относится к автоматике и радиотехники и может быть использовано в синтезаторах частот, Цель изобретения вЂ” повышение быстродействия.

На чертеже представлена функциональная схема накапливающего сумматора.

Накапливающий сумматор содержит три комбинационных сумматора 1, 2 и 3, мультиплексор 4, регистр 5, блок 6 элементов НЕ, триггер 7, первый и второй информационные входы 8 и 9 сумматора, тактовый вход 10 сумматора, выход 11 результата сумматора, выход 12 переполнения сумматора.

Накапливающий сумматор работает следующим образом.

На вход сумматора 1 поступает число а с первого входа устройства, которое также подается на один иэ входов сумматора 2. На другой вход сумматора 2 поступает число q-b-1 (инверсный код числа b) с выхода блока инверторов, вход которого является вторым входом устройства. На вход переноса сумматора 2 подается "1".

На выходе сумматора 2 формируется число a =q-Ь+а, которое поступает на один из входов сумматора 3, на другой вход которого подается число

a(t) с выхода регистра 5. При появлении на выходе регистра 5 числа a(t), большего (b-а), сумматор 3 переполняется и сигнал переполнения. поступает на информационный вход триггера 7 и на вход управления мультиплексором 4, подключая информационные входы регистра 5 к выходу сумматора 3, где сформирован остаток q-b+a+a(t)-q=

=a(t)-Ü+à. Следующий тактовый импульс записывает остаток в регистр, и на выходе триггера появляется импульс переполнения.

Сигнал переполнения сумматора 3 формируется при условии, что сумма чисел a(t) и а больше емкости сумо

ti ° матора, т.е. a(t)+a q, где q=2

n вЂ” - количество разрядов сумматора.

Число а,, которое формируется на выходе сумматора 2, поступает на одцн из входов сумматора 3 и не зависит от поступления тактовых импульсов на вход накапливающего сумматора, а зависит только от чисел а и Ь. На вто1

ВНИИПИ Заказ 603/45

Произв.-полигр. пр-тие

2 рой вход сумматора 3 поступает накапливаемая cyxMa a(t), значение которой возрастает на число а при поступлении тактового импульса. Очевидно, что при возрастании a(t) наступит момент, когда сумматор 3 переполнится. Момент переполнения будет зависеть от числа а,: чем больше ао, тем раньше наступит переполнение.

Формула изобретения

Накапливающий сумматор, содержащий два комбинационных сумматора, регистр, мультиплексор, триггер, блок элементов НЕ, причем первый информационный вход накапливающего сумматора соединен с входом первого операнда первого комбинационного сумматора, второй информационный вход которого соединен с выходом блока элементов

НЕ, вход которого соединен с вторым информационным входом накапливающего сумматора, вход логической единицы накапливающего сумматора соединен с входом переноса первого комбинационного сумматора, тактовый вход накапливающего сумматора соединен с тактовыми входами регистра и триггера, выход триггера соединен с выходом переполнения накапливающего сумматора, информационный вход триггера соединен с выходом переполнения второго комбинационного сумматора, вход первого операнда которого соединен с выходом регистра и выходом результата накапливающего сумматора, о т л ивЂ” ч а ю шийся тем, что, с целью повышения быстродействия, в него введен третий комбинационный сумматор, входы первого и второго операндов которого соединены соответственно с первым информационным входом накапливающего сумматора и выходом регистра, информационный вход которого соединен

1 с выходом мультиплексора, вход управления которого соединен с выходом переполнения второго комбинационного сумматора, выход суммы которого соедииен с первым информационным входом мультиплексора, второй информационный вход которого соединен с выходом суммы третьего сумматора, вход второго операнда второго сумматора соединен с выходом суммы первого сумматора.

Ужгород, ул. Проектная, 4

Похожие патенты:

Ячейка матричного умножителя // 1370652

Изобретение относится к области иьтульсной техники и может быть использовано при построении схем аппаратного умножения операндов

Одноразрядный сумматор-вычитатель // 1368875

Изобретение относится к вычислительной технике и может быть использовано для построения быстродействующих арифметических устройств ЭВМ и спецпроцессоров

Суммирующе-вычитающее устройство // 1363192

Изобретение относится к вычислительной технике и может использоваться при проектировании цифровых интегUi Ч Мг 5 ft-;7 Иъ В ральных микросхем и электронных вычислительных машино Цель изобретения - упрощение устройства„ Устройство содержит элементы РАВНОЗНАЧНОСТИ 1, 2 и мажоритарный элемент 3

Последовательный сумматор-вычитатель // 1363191

Изобретение относится к вычислительной техника и может быть использовано в арифметических устройствах ЭВМ и устройствах цифровой обработки сигналов

Сумматор // 1363190

Изобретение относится к вычислительной технике и может использоваться в инт егральных схемах на КМДП-транзисторах

Узел формирования переноса // 1363189

Изобретение относится к вычислительной технике и может быть использовано при построении различных цифровых устройств

Одноразрядный сумматор на моп-транзисторах // 1357945

Изобретение относится к вычислительной технике и может быть использовано в процессорах ЭВМ

Многофункциональный логический элемент // 1355973

Изобретение относится к импульсной технике и может быть использовано при построении функционально-адаптивной цифровой аппаратуры

Сумматор-накопитель // 1354185

Изобретение относится к области вычислительной техники, может быть использовано при построении интегральных микросхем цифровой обработки информации

Логический элемент матричного умножителя // 1352480

Изобретение относится к области импульсной техники и может быть использовано при построении аппаратной части умножителей двоичньгх чисел

Способ сложения-вычитания чисел, кодируемых сигналами, и устройство для его осуществления // 2109325

Изобретение относится к автоматике и вычислительной технике и может быть использовано в дискретных автоматах для сложения - вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Сумматор кодов "1 из n" // 2129730

Изобретение относится к цифровой связи, автоматике и вычислительной технике и может быть использовано при реализации параллельных выделителей канальных цифровых сигналов, устройств сигнализации и устройств для подсчета количества единиц в двоичной комбинации

Нейропроцессор, устройство для вычисления функций насыщения, вычислительное устройство и сумматор // 2131145

Вычислительное устройство // 2132083

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении универсальных и специализированных управляющих устройств, а также вычислительных устройств

Способ полного сложения - вычитания чисел, кодируемых сигналами, и устройство для его осуществления // 2132566

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в дискретных автоматах для сложения-вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Способ суммирования чисел // 2145113

Изобретение относится к вычислительной технике, в частности к способам суммирования чисел, и может быть использовано при построении арифметических устройств ЭВМ для повышения их быстродействия

Схема ускоренного переноса (варианты) // 2149443

Изобретение относится к электронике и предназначено для использования в сумматорах чисел в двоичном представлении

Одноразрядный сумматор на моп транзисторах // 2152641

Изобретение относится к вычислительной технике и может быть использовано при проектировании вычислительных узлов в составе специализированных БИС на основе МОП транзисторов

Схема ускоренного переноса (варианты) // 2155371

Реконфигурируемый асинхронный сумматор-умножитель // 2159464

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано в высокоскоростных арифметико-логических устройствах, в том числе для вычисления быстрого преобразования Фурье и сверток по методу Винограда