Параллельный сумматор

 

Изобретение предназначено для построения высоконадежных сверхбыстродействующих специализированных микропродессов. Цель изобретения - упрощение устройства и увеличение быстродействия. Однотактный сумматор содержит одноразрядные сумматоры 1, полусумматор 5,элемент ИЛИ 6, а каждый одноразрядный сумматор 1 П IH (Л со а СлЭ 00 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5D 4 С 06 Р 7/49

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

llO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ с

О ПИСАниЕ ИЗОБРЕТЕНИЯ ", J3

Н ABTOPGHOMV СВИДЕТЕЛЬСТВУ (21) 4098657/24-24 (22) 21.05.86 (46) 30.12,87. Бюп, И 48 (72) А. В. Ткаченко (53) 681. 325 .5(088. 8) (56) Папернов А, А. Логические основы ЦВТ, М.: Советское радио, 1972, с. 155, р. 11, Авторское свидетельство СССР

Р 570896, кл, G 06 Р 7/49, 1975.

„,SU„, 136 .188 А1 (54) ПАРАЛЛЕЛЬНЫЙ СУММАТОР (57) Изобретение предназначено для построения высоконадежных сверхбыстродействующих специаЛизированных микропроцессов. Цель изобретения— упрощение устройства и увеличение быстродействия, Однотактный сумматор содержит одноразрядные сумматоры 1, полусумматор 5, элемент ИЛИ 6, а каждый одноразрядный сумматор 1

1363188 (3) Sт= Атчн,„упт,, VП „

А = ) а у(Я), (4) гдааt{0, l3; состоит из элементов ИЛИ и И. Основ" ной алгоритм сложения значащих цифр в однотактном сумматоре задан соот" ношением q(S) + y(S) у(Я} + Cp(S-2)+

+ (y(S-3), где (Я) — scca двоичных разрядов минимальной системы счис1

Изобретение относится к автоматике и вычислительной технике и может быть использовано в специализированных вычислительных машинах для парал" лельного суммирования многоразрядных двоичных чисел.

Цель изобретения — упрощение устройства и увеличение быстродействия.

На фиг. 1 приведена структурная схема параллельного сумматора для n=1 О, 10 где n — разрядность операндов; на фиг. 2 — функциональная схема одноразрядного сумматора.

Параллельный сумматор (фиг. 1) содержит девять одноразрядных сумматоров 1, -19, входы 2 первого слагаемого, входы 3 второго слагаемого и выходы 4 результата, полусумматор 5, элемент ИЛИ 6 °

Одноразрядный сумматор (фиг. 2) 20 имеет информационные входы 7 и 8 входы 9,10 переноса, выход 11 суммы и выход 12 переноса, элемент ИЛИ 13, элемент И 14, Параллельный сумматор осуществля- 25 ет суммирование поступающих на его входы и-разрядных параллельных чисел А, представленных в избыточной минимальной системе счисления следующим образом: 30

0 при S «О

g(S) = 1 при $=0, 1; (la)

y(S-2} + q (S-3) при Я > 1.

Значение q (n+2) определяет мощность минимального и-разрядного кода. ления. Так как в минимальных изображениях слагаемых после каждой единицы разряда следует не менее четырех разрядов нулей, то возможная единица переноса в S-м разряде помещается в (s-2)-й и ($-3)-й разряды сумм без задержки. 2 ил.

Из рекуррентного соотношения (lа) следует алгоритм сложения значащих цифр в минимальной системе счисления

< (Я)+у($) =y($)+g($-2}+ôs-3) (2) Таким образом, правило суммирования для минимальной системы счисления имеет вид

0 + 0 = О

0 + 1 = 1

1+0=1

1 + 1 = 101), На основании выражения (2) и принаданного правила каждый m-й однораярядиь и сумматор (m=2, и-1) минимальных кодов на выходе суммы формирует сигнал суммы m-ro разряда как функцию логического сложения ш-х разрядов- первого и второго слагаемых

Ау,и В,„ и сигналов переноса из (m+2)-ro и (m+3)-го разрядов П„, и

П„,, а на выходе переноса каждый 1-й одноразрядный сумматор формирует сигнал переноса П е . (1=3, п-l), поступающего в (1-2)-й и (1-3)-й разряды непосредственно, как функцию логического умножения А .и В .

Из выражения (1) вытекает, что в изображениях минимальной системы счисления существуют такие, в кото- . рых в. общем случае после каждой единицы разряда слева направо следует не менее четырех разрядов нулей (именно такие изображения являются! 363188 разрешенными и содержат минимальное число единиц), Следовательно, после суммирования значащих 1-х разрядов единицу переноса можно сразу же помещать в (1-2)-й и (1-3) разряды суммы, так как данные разряды обоих слагаемых заведомо равны нулю. Кроме того, в минимальных изображениях чисел (1) второй разряд слагаемых постоянно содержит нулевой символ. Это означа ет, что единицу переноса с первого или с третьего разрядов также можно сразу помещать во второй разряд суммы согласно соотношениям4 (1) + !1 (1) = (1 (2); (5) ((3) + y(3) = (! (3) + ((2), (6) которые следуют из последовательности (la).

Таким образом, каждый одноразрядный сумматор в предлагаемом сумматоре содержит всего два простейших логических элемента, а значение сум" мы формируется на выходе после поступления на входы сумматора значений слагаемых, так как сигналы переноса передаются без задержки ° Сущность изобретения состоит в. реализации формул .(3) и (4).

Одноразрядные сумматоры 1 предназ. начены для выработки сигнала суммы на выходе 11 согласно соотношению (3) и выработки сигнала переноса на выходе 12 согласно соотношению (4) .

Реализация основного алгоритма сложения (2) осуществляется соответствующими связями между выходами 12 и входами 9-10 одноразрядных сумматоров 1.

Полусумматор 5 служит для выработки сигнала суммы на выходе суммы и сигнале переноса на выходе переноса согласно соотношению (5). Элемент

ИЛИ 6 необходим для объединения выхода полусумматора 5 и выхода 12 переноса одноразрядного сумматора 1 . Ре. ализация алгоритма-.сложения в трех младших разрядах минимального кода, описываемого соотношениями (5); (6), осуществляется соответствующими связями между выходами переноса полусумматора 5, одноразрядного сумматора 1 и входами 7 и 8 суммы одной разрядного сумматора 1,, Таким образом, введенные новые одноразрядные сумматоры 1, полусумматор 5, элемент ИЛИ 6 и связи между ними определяют существенные отличия предлагаемого от известного, и обеспечивают достижение положительного эффекта, Параллельный сумматор работает следующим образом.

Предположим, необходимо сложить минимальные коды чисел 19 и 20, представленные следующим образом:

Разряд, - 10 9 8 7 6 5 4 3 2 1

Вес разряда 16 12 9 7 5 4 3 2 2 1

Число 19 1 0 00001000

Число 20 ) 0 0 0 0 1 0 0 0 0

Коды первого слагаемого и второго слагаемого подаются соответственно на входы 2 и 3 однотактного сумматора.

При этом на выходе 11 суммы однораз2р рядных сумматоров 1g 14 и 1g по являются единичные сигналы. Одновременно с выхода 12 переноса одноразрядного сумматора 1 единичный сигнал через элементы ИЛИ 13 одно25 разрядных сумматоров 1 и 17 устанавливается на выходах 11 суммы, Сле" довательно, после поступления кодов слагаемых на входы 2 и 3 сумматора на его выходе 4 суммы образуется код

1011010000 = 39 ° Сложение закончено.

Формула изобретения

Параллельный сумматор, содержащий в каждом разряде, кроме первого, 35 одноразрядные сумматоры, выходы суммы которых соединены с выходами соответствующих разрядов результата сумматора, отличающийся тем, что, с целью упрощения сумма4р тора и увеличения его быст!!одействия, введены полусумматор и элемент

ИЛИ в первый разряд, каждый одноразрядный сумматор содержит элемент И и элемент ИЛИ, причем первый и вто45 рой входы элемента ИЛИ и элемента И одноразрядных сумматоров со второго по и-й разрядов, где n — разрядность операндов, соединены соответственно с входами с второго по и-й разрядов первого и второго операндов сумматора, входы первого и второ. го операндов первого разряда сумматора соединены соответственно с первым и вторым входами полусумматора первого разряда, выход суммы которого соединен с первым входом элемента ИЛИ первого разряда сумматора, выход которого соединен с выходом результата первого разряда суммато5

1363188 в ра, выход элемента ИЛИ одноразрядно- нта ИЛИ одноразрядного сумматора го сумматора данного разряда соеди- первого разряда соединены с выходом нен с выходом суммы данного одно- переноса одноразрядного сумматора разрядного сумматора, яыход элемента аторого раяряда, выход переноса 1-го

И однораярядного сумматора данного однораярядного сумматора (13, П-.I) разряда соединен с выходом переноса соединен с третьим и четвертым одноразрядного сумматора данного раз- входами элемента ИЛИ соответственно ряда, выход переноса полусумматора (y-2)-ro и (y-3)-го одноразрядных первого разряда соединен с первыми )p сумматоров, выход переноса однораэ" входами элемента И и элемента ИЛИ рядного сумматора третьего разряда одноразрядного сумматора первого раэ-, соединен с вторым входом элемента ряда, вторые входы элемента И и зле- ИДИ первого разряда, 7

8

f0

Составитель M. Есенина

Редактор А. Долинич Техред Л.Олейник Корректор М, Пожо

Заказ 6362/39 Тир.аж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно"полиграфическое предприятие, r. Ужгород, ул, Проектная, 4