Запоминающее устройство

 

Изобретение относится к запоминающим устройствам на биполярных транзисторах. Цель изобретения - по вышение надежности функционирования устройства. Поставленная цель осуществляется введением третьего и четвертого нагрузочньгх резисторов 13, 14, резистора 16 базового смещения и третьего ограничительного диоДа 15. Это позволяет повысить степень соответствия уровня напряжения на базах токоограничительных транзисторов 11 и 12 и уровней напряжения на базах ключевых транзисторов 4 и 5 выбранного элемента памяти 1 за счет достижения зквивалентности режимов работы компонентов, формирующих эти напряжения. 1 ил. с iS W ttHtpopHOniuiHnHe SxoStt ISbifofti

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (29) (12) (52) 4 (11 С 11/40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Фнуирмациэимм dxohi/AixuAi

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 4085609/24-24 (22) 07,07.86 (46) 23.12.87. Бюл. Ф 47 (72) С.M. Игнатьев (53) 681.327.66(088.8) (56) Валиев К.А. и Орликовский А.А.

Интегральные схемы памяти на биполярных транзисторных структурах. — М.:

Советское радио, 1979, с. 115, рис. 4,23.

Maganoqa Н., Yamamoto Y., Kanaka S.

and Sakai Т. А 0,85 ns 1 kb Bipolay

ECL. RAN .-Extended Abstayacts of

the 16-th (1984 International) Conference of Solid — State Devices and

Materials, Kobe, 1984, р. 225-228. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к запоминающим устройствам на биполярных транзисторах, Цель изобретения — по вышение надежности функционирования устройства. Поставленная цель осуществляется введением третьего и четвертого нагрузочных резисторов 13, 14, резистора 16 базового смещения и третьего ограничительного диода 15.

Это позволяет повысить степень соответствия уровня напряжения на базах токоограничительных транзисторов 11 и 12 и уровней напряжения на базах ключевых транзисторов 4 и 5 выбранного элемента памяти 1 за счет дости- с . Ю жения эквивалентности режимов работы компонентов, формирующих эти напряжения. 1 ил .

С::

136163

Изобретение относится к запоминающим устройствам на биполярных транзисторах.

Цель изобретения — повышение на5 дежности функционирования устройства.

На чертеже изображена принципиальная электрическая схема запоминающего устройстпа. 10

Устройство содержит элемент 1 памяти, блок 2 компенсации разброса параметров элемента памяти, источник

3 тока, первый 4 и второй 5 ключевые транзисторы, первый 6 и второй 7 на- !5 грузочные резисторы, первый 8 и второй 9 ограничительные диоды, вход 10 выборки устройства, первый 11 и второй 12 токоограничительные транзисторы, третий 13 и четвертый 14 нагру- 20 зочные резисторы, третий ограничительный диод 15, резистор 16 базового смещения, вход 17 напряжения смещения, информационнЪ|е входы/выходы 18 и 19 устройства, 25

Устройство работает следующим образом.

В режиме записи информации выборка нужного элемента 1 памяти осуществляется путем повышения потенциала ЗО на входе 10 выборки соответствующей строки матрицы и включения тока записи в один из информационных входов/выходов 18 и 19 соответствующего ,столбца матрицы, Ток записи включает- З5 ся в тот информационный вход/выход

18 и 19 выбираемого столбца матрицы, к которому подключен эмиттер управления ключевого транзистора 4 или

5 элемента памяти, у которого 1О в соответствии с поступающей информацией в результате записи на базе должен установиться высокий потенциал °

Уровень на входе напряжения смещения равен уровню напряжения на входах 10 выборки невыбранных строк матрицы.

Э",îò уровень напряжения в режиме записи информации лежит ниже нижнего уровня напряжений на базах ключевых транзисторов 5 и 4 выбранного элемен- 50 та 1 памяти. Таким образом, среди ключевых 4 и 5 и токоограничительных

11 и 12 транзисторов, эмиттеры которых подключены к информационному входу-выходу 18 или 19 устройства с включенным током записи, самый высокий потенциал на базе у ключевого транзистора 4 или 5 выбранного элемента памяти 1 при любом его состоянии и, следовательно, ток записи ответвляется в эмиттер управления этого транзистора, что приводит к переключению выбранного элемента l памяти в требуемое состояние.

В режиме считывания информации выборка строки матрицы, содержащей нужный элемент 1 памяти, осуществляется так же, как в режиме записи, на входе 1? напряжения смещения устанавливается уровень, равный уровню на входе 10 выборки выбранной строки матрицы, а для выборки нужного столбца матрицы в соответствующие информационные входы/выходы 18 или 19 устройства включаются токи считывания.

Ток считывания, включенный в узел, соответствующий эмиттеру управления транзистора 4 или 5 выбранного элемента 1 памяти с низким уровнем напряжения на базе, протекает в эмиттере соответствующего токоограничительного транзистора 11 или 12 блока 2 компенсации разброса параметров элемента памяти, так как в момент включения тока считывания этот токоограничительный транзистор 11 или 12 имеет самый высокий базовый потенциал, что сохраняется и после, так как падение напряжения за счет протекания тока считывания во включенных в коллектор-. ную нагрузку токоограничительных транзисторах 11 и 12, последовательно соединенных третьем 13 и четвертом 14 нагрузочных резисторах ограничено напряжением на третьем ограничительном диоде 15, а базовый потенциал токоограничительных транзисторов

11 и 12 снимается со средней точки делителя напряжения, образованного третьим 13 и четвертым 14 нагрузочными резисторами, Ток считывания, включенный в узел, соответствующий ключевому транзистору 4 или 5 выбранного элемента f памяти с высоким базовым потенциалом, после завершения формирования уровня напряжения на базах токоограничительных транзисторов 11 и 12 соответствующего блока 2 компенсации разброса параметров элемента памяти целиком протекает в выбранный элемент 1 памяти, В результате описанного распределения токов считывания на информационных входах/ выходах 18 и 19 выбранного столбца матрицы формируются логические напряжения. На входах/выходах 18 и 19, где ток считывания протекает в эмит1361630 тер токоограничительного транзистора

11 или 12 блока 2 компенсации разброса параметров элемента памяти, формируется напряжение низкого логи5 ческого уровня, а на других информационных входах/выходах 18 и 19 формируется.напряжение высокого логического уровня, Блок 2 компенсации разброса параметров элемента памяти предотвращает включение хотя бы части тока считывания в закрытый ключевой транзистор

4 или 5 выбранного элемента 1 памяти, которое может привести к самопроизвоЛьному его опрокидыванию. Надежность функционирования запоминающего устройства в режиме считывания информации определяется соотношением уровней напряжений на базах ключевых транзисторов 4 и 5 выбранного элемента памяти и уровня на базах токоограничительных транзисторов 11 и 12 блока 2 выбранного столбца матрицы.

В наиболее благоприятном случае этот 25 уровень занимает среднее положение между высоким и низким базовыми уровнями в выбранном элементе 1 памяти, при этом достигается оптимальное соотношение между величиной логического перепада напряжений на информационных входах/выходах 18 и 19 и помехоустойчивостью выбранного элемента 1 памяти, Для обеспечения такого соотношения уровней,в устройстве дос35 таточно эквивалентности по электрическим параметрам токоограничительных транзисторов 11 и 12 блока 2 компенсации разброса параметров элемента памяти частям, содержащим первые эмит- 4О теры управления ключевых транзисторов 4 и 5 элементов 1 памяти, третьих ограничительных диодов 15 блока 2 диодам 8 и 9 элементов 1 памяти и равенства номинальных сопротивлений

45 резисторов 13 и 14 блока 2 половине номинального сопротивления нагрузоч ных резисторов 6 и 7 элементов 1 памяти, а номинальНое сопротивление ре. зистора 16 базового смещения должно быть равным одной четвертой номиналь50 ного сопротивления нагрузочных резисторов 6 и 7, Изобретение позволяет повысить надежность функционирования запоминающих устройств, содержащих в качестве накопителя информации матрицу элементов памяти ЭСЛ-типа с диодно-резистивными коллекторными нагрузками, . причем достигаемый положительный эффект тем выше, чем меньше степень насыщения транзисторов в выбираемых элементах памяти. формула и 3 обре т е н и я

Запоминающее устройство, содержащее и источников тока, m блоков компенсации разброса параметров элемента памяти, матрицу, состоящую изп х m элементов памяти (где п и m — число строк и столбцов соответственно), i-й элемент памяти (i = 1,m) состоит из первого и второго ключевых транзисторов с эмиттерами управления и хранения, первого и второго нагрузоч.ных резисторов, первого и второго ограничительных диодов, первые выводы первого и второго нагрузочных резисторов и аноды первого и второго ограничительных диодов i-. ãî элемента памяти j é строки (j = 1, n)объединены и являются j-м входом выборки строки устройства, второй вывод первого нагрузочного резистора и катод первого ограничительного диода подключены к коллектору первого ключевого транзистора и базе второго ключевого транзистора, второй вывод второго нагрузочного резистора и катод второго ограничительного диода подключены к коллектору второго ключевого транзистора и базе первого ключевого транзистора, эмиттеры хранения ключевых транзисторов i-ro j é строки объединены и подключены к первому выводу j ro источника тока, i-й блок компенсации разброса гараметров элемента памяти состоит из первого и второго токоограничительных транзисторов, третьего нагрузочного резистора, третьего ограничительного диода, первый вывод третьего нагрузочного резистора и анод третьего ограничительного диода всех блоков компенсации разброса параметров элемента памяти объединены и подключены к входу напряжения смещения устройства, в i-м блоке компенсации разброса параметров элемента памяти базы токоограничительных транзисторов объединены, эмиттеры токоограничительных транзисторов i — ro блока компенсации разброса параметров элемента памяти подключены к эмиттерам управления соответствующих ключевых транзисторов всех ячеек i-ro столбца матрицы элементов памяти и явля1630

Составитель А, Ершова

Техред M. Дидье

Корректор С. Черни

Редактор В. Петраш

Заказ 6297/52 Тираж 588 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

5 136 ются 1-ми информационными входамивыходами устройства, о т л и ч а ющ е е с я тем, что, с целью повышения надежности функционирования устройства, в i-й блок компенсации разброса параметров элемента памяти д-го столбца введен четвертый нггрузочный резистор, резистор базового смещения, вторые выводы третьего и четвертого нагрузочных резисторов и резистора базового смещения объединены, первый выход четвертого на5 грузочного резистора, катод третьего ограничительного диода и коллектора токоограничительных транзисторов объединены, первый вывод резистора базового смещения подключен к базам токоограничительных транзисторов.