Устройство сопряжения процессора с памятью

 

Изобретение относится к области вычислительной техники и может быть использовано в устройствах управления обменом процессора с памятью. Целью изобретения является повьшение достоверности функционирования и быстродействия. Устройство содержит сдвиговые регистры 1 и 2 групп, элементы И 3, 4, 5, 23 групп, счетчик 6, блоки 7, 21 памяти, формирователь 9 импульсов, двунаправленный коммутатор 12, коммутатор 10, элемент НЕ 11, элементы ИЛИ 22 группы, регистр 8. Цель изобретения достигается за счет введения режимов ускоренного считывания информации и обхода неисправных ячеек памяти. 1 з.п. ф-лы, 1 ил. (Л со ел со Р5

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (so 4 С 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3891611/24-24 (22) 29.04,85 (46) 07.12.87. Бюл. М - 45 (71) Московский энергетический институт (72) И.Н.Андреева и Г.А.Бородин (53) 681.32(088,8) (56) Авторское свидетельство СССР

У 1056267, кл. G 06 F 9/00, 1981.

Авторское свидетельство СССР

9 1248966, кл. G F 9/00, 1984. (54) УСТРОЙСТВО СОПРЯЖЕНИЯ ПРОЦЕССОРА С ПАМЯТЬЮ (57) Изобретение относится к области вычислительной техники и может быть

ÄÄSUÄÄ 1357967, A 1 использовано в устройствах управления обменом процессора с памятью.

Целью изобретения является повышение достоверности функционирования и быстродействия. Устройство содержит сдвиговые регистры 1 и 2 групп, элементы И 3, 4, 5, 23 групп, счетчик

6, блоки 7, 21 памяти, формирователь

9 импульсов, двунаправленный коммутатор 12, коммутатор 10, элемент НЕ ll, элементы ИЛИ 22 группы, регистр 8.

Цель изобретения достигается эа счет введения режимов ускоренного считывания информации и обхода неисправных ячеек памяти. 1 з.п, ф-лы, 1 ил.

1 135

Изобретение относится к вычислительной технике, а именно к устройствам для управления обменом информа. цией, и может быть использовано при обмене информацией между различными блоками вычислительных систем при наличии дефектных узлов.

Целью изобретения является повышение достоверности функционирования и быстродействия.

На чертеже представлена функциональная схема предлагаемого устройства.

Устройство содержит сдвиговые регистры первой I и второй 2 групп, элементы И первой 3, второй 4 и третьей 5 групп, счетчик 6, первый блок

7 памяти, регистр 8, формирователь 9 импульсов, коммутатор 10, элемент

НЕ 11, двунаправленный коммутатор 12, информационные входы-выходы 13, вход

14 начальной установки, вход 15 тактовых импульсов, первый вход 16 управления режимом обмена, вход 17 разрешения работы, информационные входы

18 и информационные выходы 19, вход

20 управления приемом информации, второй блок 21 памяти, элементы ИЛИ

22 группы, элементы И 23 четвертой группы, второй вход 24 управления режимом -обмена, Устройство работает следующим образом.

В режиме начальной установки на входе 16 устанавливают режим работы: логическая "1" — запись в ЦМД ЗУ, ло†. гический "0" — считывание из ЦМД ЗУ, на входы 20 подают сигнал управления: при использовании регистров К155ИР15 первоначально устанавливают режим параллельного занесения информации по первому или второму информационным входам, а затем устанавливают режим сдвига влево при записи и режим сдвига вправо — при считывании. На вход !

4 подают сигнал начальной установки, по окончании которого счетчик 6 и регистры 2 обнуляются, а в регистры 1 заносится "1". После этого можно перейти к режиму записи или считывания.

Режим записи информации в ЦМД ЗУ.

Мы рассматриваем ЦМД ЗУ, состоящее из нескольких параллельно включенных

ЦМД микросборок, например из восьми— для обмена информацией байтами, На вход 17 подают сигнал включения блока 12, а на вход 16 логическую "!", что обеспечивает передачу информации

55 их 22) . Использование блока 21 позволяет "разбавленную" нулями последовательность предварительно записать в блок памяти (на входе 24 устанавливают режим записи), а затем переписать в ЦМД ЗУ, установив на входе 24 режим считывания. Зто позволяет существенно увеличить скорость обмена

7967

2 с входов 13 через блоки 12 и 10 на входы регистров 2. Поскольку "1" в режиме записи в регистрах 1 записана

5 в крайнем правом разряде, то стробируется запись информации в крайний правый разряд регистров 2. На выходе счетчика 6 нулевой код, что обеспечивает выборку информации из блока 7по первому адресу. На вход 15 подают синхроимпульсы с частотой 100 кГц при использовании К1602РЦ2 с длительностью импульса Tl и длительностью паузы 72. По переднему фронту импульса Тl код с выходов блока 7 переписыI вается в регистр 8, а синхронно поступающая информация от процессора— в первый разряд каждого из регистров

2 (каждый разряд байта в свой регистр) . При этом, если соответствующий регистр хранения в ЦМД ЗУ исправен, то на прямых выходах регистра 8

"1", что обеспечивает выдачу записанной информации в крайнем правом раз25 ряде на выход через открытый элемент

И 5 на выход 19 и далее в ЦМД ЗУ. Если соответствующий регистр хранения дефектен, то передача информации не происходит. В течение паузы Т2 формиЗд рован ель 9 производит сдвиг информации одного из регистров в паре первого, когда в течение такта Tl дефектный регистр хранения в ЦМД-микросборке соответствующего разряда, второго. когда в течение такта Tl запись в

35 исправный регистр хранения. Единица в регистре ) двигается влево каждый раз, когда встречается дефектный регистр, стробируя поочередно прием ин4 формации в различные разряды регистра 2, вследствие чего поступление этих разрядов на выход регистра 2 задержано, что приводит к "разбавлению нулями последовательности поступаю45 щей информации по данному разряду в тех позициях, которые соответствуют дефектным регистрам хранения в ЦМД ЗУ.

Количество разрядов в регистрах 1 и

2 должно быть на единицу больше, чем допустимое количество дефектных регистров в IQQ микросборке (у К1602РЦ2

3 135796 между процессором и ЦМД ЗУ, поскольку полупроводниковое ЗУ имеет в 10-

15 раз большее быстродействие, чем современные ЦМД ЗУ. Для этого необходимо иметь возможность подавать на вход 15 различную по частоте синхросерию. Если время считывания с блока

21 существенно, то синхроимпульсы, поступающие на соответствующие входы

ЦМД ЗУ, должны быть задержаны относи- 10 тельно импульсов, поступающих по шине 15.

В режиме считывания из ЦМД ЗУ необходимо принять информацию из ЦМДмикросборок и освободить ее от нулей, 15 соответствующих адресам дефектных регистров хранения в соответствующей микросборке ЦМД ЗУ. Поскольку в общем случае адреса дефектных регистров в различных микросборках не сов- 20 падают, то приходится для выравнивания разрядов одного слова осущест— вить общую задержку на 23 такта, в течение которых происходит исключение информации от дефектных регист- 25 ров хранения. В общем устройство работает аналогично, как и при записи, только сдвиг единицы в регистре 1 происходит не справа налево, а слева направо . Информация, спустя 23 такта, 30 начинает поступать с выхода регистров 2 непосредственно на входы блока 21.

При использовании блока 21 информация первоначально заносится в блок памяти, начиная с 24-го адреса. Затем она быстро считывается в процессор, начиная с 24-го адреса.

Формула изобретения 40

1. Устройство сопряжения процессора с памятью, содержащее первую и вторую группы сдвиговых регистров, первую, вторую, третью группы элемен- 45 тов И, счетчик, первый блок памяти, регистр, формирователь импульсов, выход которого соединен с первым входом каждого элемента И первой и второй групп, вход начальной установки каждого сдвигового регистра первой и второй групп соединен с входом начальной установки счетчика и является входом начальной установки устройства, вход формирователя импульсов соединен со счетным входом счетчика и является входом тактовых импульсов устройства, выход каждого элемента И первой группы соединен с синхровходом соответствующего сдвигового регистра первой группы, выход каждого элемента И второй группы соединен с синхровходом соответствующего сдвигового регистра второй группы, выход каждого иэ разрядов К-ro сдвигового регистра первой группы соединен с вторым информационным входом соответствующего разряда К-ro сдвигового (где К = 1, М, где М вЂ” разрядность блока памяти) регистра второй

\ группы, выходы элементов И третьей группы являются информационными выходами устройства, а первый вход каждого элемента И третьей группы соединен с выходом соответствующего сдви.. гового регистра второй группы, информационный вход регистра соединен с выходом первого блока памяти, адресный вход которого соединен с выходом счетчика, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности функционирования, оно дополнительно содержит коммутатор, элемент

НЕ, двунаправленный коммутатор, информационные входы-выходы которого являются информационными входамивыходами устройства, первая группа информационных входов коммутатора подключена к информационным входам устройства, а вторая группа информационных входов коммутатора соединена с выходами двунаправленного коммутатора, вход управления режимом которого соединен с управляющим входом коммутатора, входом элемента НЕ и является первым входом управления режимом обмена устройства, стробирующий вход двунаправленного коммутатора является входом разрешения работы устройства, выход элемента HE соединен с вторым информационным входом каждого сдвигового регистра первой группы, первый информационный вход К-го сдвигового регистра второй группы подключен к К-у выходу коммутатора, первые информационные входы сдвиговых регистров первой группы подключены к первому входу управления режимом обмена устройства, информационные входы двунаправленного коммутатора соединены с выходами сдвиговых регистров второй группы, вход управления приемом информации каждого сдвигового регистра первой группы является входом управления приемом информации устройства, второй вход каждого элемента И первой группы соединен с инСоставитель М. Силин

Техред Л.Сердюкова

Корректор Г. Решетник

Редактор О.Головач

Заказ 6000/50

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4

5 1357967 Q версным выходом соответствующего раз- единен с входом тактовых импульсов ряда регистра, вторые входы каждого устройства, вход чтения записи второ- элемента И второй и третьей групп го блока памяти является вторым вхосоединены с прямым выходом соответст- дом управления режимом обмена устройвующего разряда регистра, синхровход ства, первый вход каждого элемента И которого соединен с входом тактовых четвертой группы соединен с первым импульсов устройства. входом управления режимом обмена устройства, второй вход каждого элемен2. Устройство по п.1 о т л и — 0 та И четвертой группы соединен с выч а ю щ е е с я тем, что, с целью ходом соответствующего сдвигового реповышения быстродействия, оно допол- гистра второй группы, первый вход . кительно содержит четвертую группу каждого элемента ИЛИ группы соединен элементов И, группу элементов ИЛИ и с выходом соответствующего элемента второй блок памяти, выходы которого И третьей группы, а второй вход кажподключены к информационным выходам дого элемента ИЛИ группы соединен с устройства и соединены с информацион- выходом соответствующего элемента И ными входами двунаправленного комму- четвертой группы, выход каждого эле. татора, адресный вход второго блока мента ИЛИ группы соединен с соответпамяти соединен с выходом счетчика, 20 ствующим разрядом информационног вход выборки второго блока памяти со- входа второго блока памяти.