Устройство сопряжения процессора с памятью

 

Изобретение относится к области вычислительной техники и может быть использовано в устройствах управления обменом процессора с памятью. Целью изобретения является повьшение достоверности функционирования и быстродействия. Устройство содержит сдвиговые регистры 1, 2 групп, элементы И 3, 4, 5, 20 групп, счетчик 6, блок 22 памяти, формирователь 8 импульсов, двунаправленный коммутатор 1I, коммутатор 9, элемент НЕ 10, элементы ИЛИ 21 группы, группу 7 блоков памяти. Цель изобретения достигается за счет введения режимов ускоренного считывания информации и обхода неисправных ячеек .памяти. :1 з.п. ф-лы, 1 ил. с (Л 00 сд со О5 О5

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (5D 4 G 06 F 1.3/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3891611/24-24 (22) 29.04.85 (46) 07.12.87. Бюл. ¹ 45 (71) Московский энергетический институт (72) И.Н.Андреева и Г.А.Бородин (53) 681 . 32 (088. 8) (56) Авторское свидетельство СССР № 1056267,кл. G 06 F 9/00, 1981.

Авторское свидетельство СССР №1248966, кл. G 06 F 9/00, 1984. (54) УСТРОЙСТВО СОПРЯЖЕНИЯ ПРОЦЕССОРА С ПАМЯТЫО (57) Изобретение относится к области вычислительной техники и может быть

„„SU„„1357966 А 1. использовано в устройствах управления обменом процессора с памятью.

Целью изобретения является повьппение достоверности функционирования и быстродействия. Устройство содержит сдвиговые регистры 1, 2 групп, элементы И 3, 4, 5, 20 групп, счетчик

6, блок 22 памяти, формирователь 8 импульсов, двунаправленный коммутатор 11, коммутатор 9, элемент НЕ 10, элементы ИЛИ 21 группы, группу 7 блоков памяти. Цель изобретения достигается за счет введения режимов ускоренного считывания информации и обхода неисправных ячеек .памяти. 1 з,п. ф-лы, 1 ил.

1357966

Изобретение относится к вычислительной технике, а именно к устройствам для управления обменом информа цией, и может быть использовано при организации обмена информацией между разлйчными блоками вычислительных систем.

Целью изобретения является повышение достоверности функционирования и повышение быстродействия.

На чертеже представлена функциональная схема предлагаемого устройства.

Устройство содержит сдвиговые регистры первой 1 и.второй 2 групп, элементы И первой 3, второй 4, третьей 5 групп, счетчик 6, блоки 7 памяти группы, формирователь 8 импульсов, коммутатор 9, элемент НЕ 10, двунаправленный коммутатор 11, информационные входы-выходы 12„ вход 13 начальной установки, вход 14 тактовых импульсов, вход 15 управления режимом обмена, вход 16 разрешения работы, информационные входы 17 и информационные выходы 18, вход 19 управления приемом информации, элементы И 20 четвертой группы, элементы

ИЛИ 21 группы, блок 22 памяти и второй вход 23 управления режимом обмена.

Устройство работает следующим образом.

Блоки 7 памяти группы реаЛйэованы на ПЛИ (далее ПЛМ 7) .

Пусть имеется ЗУ на цилиндрических магнитных доменах (ЦИД ЗУ), состоящее более чем из одной микросборки. Каждая микросборка типа К1602РЦ2 имеет 282 регистра хранения, причем

260 иэ них основные, а 22 резервные, предназначенные для замены основных дефектных регистров. В соответствии с организацией ЦМД ЗУ устройство управления содержит 23-х разрядные регистры 2 группы. Количество регистров в группе определяется количеством параллельно работающих ЦМД-микросборок. Информация о наличии и местоположении дефектов каждой микросборки хранится в блоке 7 памяти, причем каждый разряд блока соответствует одной ЦИД-микросборке, а его содержимое определяет годность "1" или дефектность ",0", регистров хранения этой микросборки.

В режиме начальных установок на входе 16 устанавливают режим работы:

45 логическая "I — запись в ЦИД ЗУ, логический "0" — считывание из ЦМД ЗУ, на вход 19 подают сигнал параллельного занесения информации в первый (справа).разряд регистра 1 при записи и в последний (справа) разряд регистра 1 при чтении. Кроме того, устанавливают режим сдвига регистра 1 вправо при считывании и влево — при записи. На ход 13 подают сигнал начальной установки, по окончании которого счетчик 6 и регистры 2 обнуляются, а в регистры 1 заносится единица.

В режиме записи информации в

ЦМД ЗУ по входу 16 запускается блок

l1, а на вход 15 подают логическую

"1", что обеспечивает передачу информации с входов 12 через коммутатор 9 на входы регистров 2 группы.

Поскольку логическая "1" записана в пе1- ом (справа) разряде регистров 1, то информация принимается только в первый (справа) разряд регистров 2.

Если регистр хранения i-й ЦИД-микросборки бездефектей, то на прямом выходе i-й ПЛМ "1", и информация из первого разряда регистра 2 через элемент И 5 поступает на запись в блок 22 памяти. По окончании тактово-го импульса содержимое регистра 2 сдвигается на один разряд вправо.

Если регистр хранения i-й ЩЩ-микросборки дефектен, информация из регистра 2 в блок 22 памяти не поступает (но при этом в него записывается "неинформационный" ноль), сдвига содержимого регистра 2 не производит» ! ся. Кроме того, единицей с инверсного выхода i-й IIJIN осуществляется сдвиг "1" из первого (справа) разряда регистра 1 во второй разряд, следовательно, информация в следующем такте принимается уже во второй разряд регистра 2.

Таким образом, осуществляется преобразование информации, поступающей от процессора, в соответствии с картой годности ЦМД-.микросборок. В ре5р зультате формируется поток, разряды которого содержат "неинформационные" нули в позициях, соответствующих дефектным регистрам хранения.

После того, как информация принята от процессора в блок 22 памяти, она переписывается в ЦМД ЗУ уже частотой его работы, которая в де" сятки раз меньше частоты работы процессора.

1357966

В режиме считывания информации необходимо .принять информацию от

ЦМД-микросборок и освободить ее от

"неинформационных" нулей. Поскольку в общем случае адреса дефектных регистров хранения в различных микросборках не совпадают, то осуществляется общая задержка на 23 такта для выравнивания разрядов одного слова °

При считывании устройство работает так же, как и при записи, только прием информации в регистрах 2 осуществляется с последнего (справа) разряда, а "1" в регистрах 1 сдвигается слева направо. Если первые 22 регистра хранения в i-й ЦМД-микросборке оказываются дефектными, то через 23 такта информация начинает поступать с выхода регистра 2 через элемент И 20 и ИЛИ 21 в блок 22 памяти. Если в микросборке нет ни одного дефектного регистра, то вся информация, принимаемая от ЦМД ЗУ, поступает через последний разряд регистра 2, и, пройдя его, записываться в блок

22 памяти. Поскольку в течение первых 23-х тактов в этот блок записывались нули, то для сокращения временных потерь перекачку информации в процессор можно начать с 24-го адреса блока 22, Установка, режима в блоке 22 осуществляется по входу 23.

Формула изобретения

1. Устройство сопряжения процессора с памятью, содержащее первую и вторую группы сдвиговых регистров, первую, вторую, третью группы элементов И, счетчик, формирователь импульсов, выход которого соединен с первым входом каждого элемента И первой и второй групп, вход начальной установки каждого сдвигового регистра первой и второй групп соединен с входом начальной установки счетчика и является входом начальной установки устройства, вход формирователя импульсов соединен со счетным входом счетчика и является входом тактовых импульсов устройства, выход каждого элемента И первой группы соединен с синхровходом соответствующего сдвигового регистра первой группы, выход каждого элемента И второй группы соединен с синхровходом соответствующего сдвигового регистра второй группы, выход К-го регистра первой группы соединен с вторым информационным входом К-ro регистра второй группы, К = 1, М, где М вЂ” разрядность памяти, выходы элементов И третьей группы являются информационными выходами устройства, а первый вход каждого элемента И третьей группы соединен с выходом соответствующего сдвигового регистра второй группы, о т л ич а ю щ е е с я тем, что, с целью повышения достоверности функционирования, оно дополнительно содержит группы блоков памяти, коммутатор, элемент НЕ, двунаправленный коммутатор, информационные входы-выходы которого являются информационными входамивыходами устройства, первая группа информационных входов коммутатора является информационными входами устройства, вторая группа информационных входов коммутатора соединена с выходами двунаправленного коммутатора, вход управления режимом которо25 го соединен с управляющим входом коммутатора, входом элемента НЕ, первым информационным входом каждого из сдвигового регистра первой группы и является первым входом управления

30 режимом обмена устройства, стробирующий вход двунаправленного коммутатора является входом разрешения работы .устройства, выход элемента НЕ соединен с вторым информационным входом каждого сдвигового регистра первой группы, каждый выход коммутатора соединен с первым информационным входом соответствующего сдвигового регистра второй группы, информационные входы

40 двунаправленного коммутатора соединены с выходами сдвиговых регистров второй группы, входы управления приемом информации каждого сдвигового регистра первой группы являются входа45 ми управления приемом информации устройства, второй вход каждого элемента И первой группы соединен с инверсным выходом соответствующего блока памяти группы, вторые входы каждого элемента И второй и третьей групп соединены с прямым выходом соответствующего блока памяти группы, адресные входы блоков памяти группы подключены к выходам счетчика.

55 2 ° Устройство по п.1, о т л и ч а ю щ е е с я тем, что, с целью .повьппения быстродействия, оно дополнительно содержит четвертую группу элементов И, группу ИЛИ и блок памя1357966

Составитель М.Силин

Техред Л.Сердюкова Корректор М.Максимишинец

Редактор О.Головач

Заказ 6000/50

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 ти, выходы которого являются информационными выходами устройства и соединены с информационными входами двунаправленного коммутатора, адресные входы блока памяти соединены с выходами счетчика, вход выборки блока памяти соединен с входом тактовых импульсов устройства, вход чтения записи блока памяти является вторым входом управления режимом обмена устройства, первый вход каждого из элементов И четвертой группы соединен с первым входом управления режимом

Обмена устройства, второй вход каждого элемента И четвертой группы соеди-, нен с выходом соответствующего сдвигового регистра второй группы, первый вход каждого элемента ИЛИ группы соединен с выходом соответствующего элемента И третьей группы, а второй вход каждого элемента ИЛИ группы сое10 динен с выходом соответствующего элемента И четвертой группы, выход каждого элемента ИЛИ группы соединен с соответствующим информационным входом блока памяти.