Универсальный сдвиговый регистр

 

Изобретение относится к импульсной технике и может быть использовано в вычислительной технике и автоматике . Цель изобретения - повышение надежности регистра. Для этого в ячейку памяти 1-5 каждого-разряда регистра введен элемент ИЛИ с соответствующими связями. В режиме сдвига информации элементы Ш1И вырабатывают импульсы, запрещающие переключение ячеек памяти 1-5 по счетному входу 24-27. В результате устраняется необходимость подачи на эти входы внешних сигналов запрещения переклю иг .1

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19I SU аи 1

А1 (5}1 4 G l l С 19/00

ggp).у» р

Г

1 ь

Жиг. 1

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 4015307/24-24 (22) 31.01.86 (46) 23.09.87. Бюл. Р 35 (71) Институт горного дела (72) В.В. Климов (53) 681.327.66(088.8) (56) Справочник по интегральным микросхЕмам./Под ред. Б.В. Тарабрина.

N.: Энергия, 1980, с. 148.

Авторское свидетельство СССР

И - 1295449, кл. G 11 С 19/00, 1985. (54) УНИВЕРСАЛЬНЫЙ СДВИГОВЪЙ РЕГИСТР (57) Изобретение относится к импульсной технике и может быть использовано в вычислительной технике и автоматике. Цель изобретения — повышение надежности регистра. Для этого в ячейку памяти 1-5 каждого разряда регистра введен элемент ИЛИ с соответствующими связями. В режиме сдвига информации элементы И11И вырабатывают импульсы, запрещающие переключение ячеек памяти 1-5 по счетному входу 24-27. В результате устраняется необходимость подачи на эти входы внешних сигналов запрещения переключения. 3 ил.

13396

Изобретение относится к импульсной технике и может быть использовано в вычислительной технике и в авто. матике.

Цель изобретения — повышение надежности регистра.

На фиг. 1 представлен универсальный сдвиговый регистр с входами сдвига, последовательного и параллельного !О занесения цифрового кода и занесения количества импульсов; на фиг. 2 ячейка памяти регистра; на фиг. 3 временная диаграмма формирования сигнала на импульсном выходе QC ячейки памяти.

Предлагаемый сдвиговый регистр содержит ячейки 1-5 памяти„ в каждой иэ которых имеется К вЂ” вход сброса;

Т вЂ” счетный вход с динамическим запуском;  — вход запрещения переключения по счетному входу Т; Dl и 02 первый и второй информационные вхоцы;

С1 и С2 — первый и второй тактовые динамические входы; вход 6 сброса, вход 7 сдвига, информационный вход 8 при последовательном занесении информации, информационный вход 9 параллельного кода, входы 10-1ч разрядов информационного входа 9, вход 15 за- З0 несения параллельного кода, счетный вход 16 регистра, вход 17 запрещения счета регистра, параллельный выход 18 регистра, отдельные выходы 19-23 разрядов параллельного выхода 18, импульсные выходы 2é-27 триггеров 1-4.

Исходное состояние устройства все ячейки памяти находятся в состоянии "0", на выходах 18-23 имеются сигналы "0". 4О

Информация в сдвиговый регистр может быть занесена тремя различными способами: по входу 8 — последовательный информационный код, по входу 9 параллельный цифровой код и по входу 16 — количество импульсов (так же как заносится информация в двоичный счетчик);

Занесение последовательного цифрового кода по входу 8 производится, я0 начиная со старшего разряда. Сигнал

"0" или "1", соответствующий старшему разряду цифрового кода, подается на вход 8, затем на вход сдвига 7 подается импульс сдвига, который заносит упомянутый сигнал в ячейку 1.

После этого на вход 8 подается сигнал следующего разряда, а второй импульс сдвига на входе 7 осуществляет

57

2 одновременную перезапись сигналов иэ ячейки 1 со входа 8 в триггер 1. Аналогичным образом заносятся остальные разряды последовательного цифрового кода.

При занесении информации по входу

9 на него подается цифровой код (на входы 10-14 подаются соответствующие сигналы "0" и "1"), затем на вход 15 подается импульс, заносящий цифровой код со входа 9 в ячейки 1-5, При занесении информации по входу

16 сдвиговый регистр работает как двоичный счетчик. Первый импульс, поданный на вход 16, переключает ячейку 1 в состояние "1". Второй поданный на вход 16 импульс .переключает ячейку 1 в состояние "0", на инверсном выходе ячейки 1 формируется фронт импульса, который переключает ячейку

2 в состояние "1". Следующие, подаваемые на вход 16 импульсы, аналогичным образом переключают разряды сдвигового регистра.

Сдвиг вправо занесенной в регистр информации производится подачей импульсов на вход 7 сдвига. При этом происходит одновременный перенос информации из каждого i-ro разряда в

i+1-й разряд.

При сдвиге информации в сдвиговом регистре ячейки памяти переключаются, при этом на счетные входы Т триггеров могут поступать фронты импульсов.

Триггеры при этом не переключаются, так как одновременно с таким фронтом на вход В этого триггера с импульсного выхода ячейки предыдущего разряда (например, с выхода 25 ячейки 2) на вход запрещения В данной ячейки (ячейки 3) поступает импульс, запрещающий переключение ячейки по счетному входу. Именно поэтому переключения ячеек 1-5 при сдвиге или при параллельном занесении информации не оказывают воздействия на счетные входы Т триггеров.

Рассмотренный сдвиговый регистр является универсальным, так как он имеет три режима занесения информации: последовательное занесение цифрового кода по входу 8; параллельное занесение цифрового кода по входу 9; занесение количества импульсов по входу 16.

Сброс регистра осуществляется по входу 6, причем во время действия!

339657

20 импульса сброса не имеет значения, какие сигналы имеются на динамических входах С и Т ячеек памяти.

На фиг. 2 представлена структурная схема одной ячейки памяти в схеме сдвигающего регистра, которая содержит RC-триггер 28 с расширением по входам R и S, импульсные ключи 2931 с прекращением коммутации импульса при изменении сигнала управления во время коммутации, имеющие вход

Ч управления, парафазный V,V или не парафазный V, вход С коммутации импульсов, подача импульса на этот вход при V=O приводит к его коммутации на первый выход (расположен вверху), а при Ч=! — на второй выход (расположен внизу), вход В запрещения коммутации, при подаче сигнала

"1" на который коммутация запрещается и прекращается, элементы ИЛИ 3235; элементы И 36 и 37, элементы

ИЛИ-НЕ 38 и 39, соответственно входы

40-41 установки S и сброса R триггера, динамический счетный вход Т 42, вход 43 запрещения В переключения ячейки по счетному входу Т; первый информационный вход Dl 44; первый динамический тактируемый вход Cl 45, второй информационный вход D2 46, второй динамический тактируемый вход

С2 47, прямой 48 и инверсный 49 выходы ячейки, дополнительный выход 50 ячейки.

Ячейка памяти является одновременНо триггером со счетным входом Т и

D-триггером с двумя парами D и С (входы Dl, Сl и D2, С2), причем входы Т, Cl и С2 являются динамическими.

Исходное состояние ячейки. Триггер 28 находится в состоянии "0", на выходах .48 и 50 имеются сигналы

"0", на выходе 49 — сигнал "1". На входах 40, 41 и 43 имеются сигналы

"0", на других входах могут быть любые сигналы.

Рассмотрим работу ячейки при йодаче импульсов на счетный вход 42 T.

Первый поданный на вход Т импульс коммутируется на первый выход (расположен вверху) ключа 29, поступает на вход S триггера 28 и переключает его в состояние "1". На выходах 48 и

49 ячейки и, следовательно, на входах

V V ключа 29 происходит изменение сигнала управления со значений соответственно "0" и "1" на значения соответственно "1" и "0", при этом ком25

55 мутация первого импульса прекращается. Второй поданный на вход Т импульс коммутируется на второй выход (расположен внизу) ключа 29, поступает на вход R триггера 28 и переключает его в состояние "0", при этом изменяются сигналы на входах V,V ключа 29, в результате чего коммутация второго импульса через ключ 29 прекращается.

Таким образом, на выходах ключа 79 импульсы действуют только в течение времени переключения триггера 28 и переходного процесса в ключе 29.

Подача сигнала "1" на вход В 43 приводит к запрещению коммутации импульсов через ключ 29, при этом подача импульсов на счетный вход Т не оказывает влияния на триггер 28, счетный вход Т фактически отключается

Работа ячейки как. D-триггера. Если на входе Dl 44 имеется сигнал "1", то поданный на вход С 1 45 импульс коммутируется на второй выход ключа

30 (расположен внизу), поступает на вход S триггера 28 и переключает его в состояние "1", при этом коммутация импульса через ключ 30 прекращается.

Если на входе Dl 44 имеется сигнал

"0", то поданный на вход Cl 45 импульс коммутируется на первый выход ключа 30, поступает на вход R триггера 28 и переключает его в состояние

0". При этом на импульсном выходе (С 50 формируется импульс 51, кото рый подается на вход Cl 15 триггера и поступает на входе Cl всех ячеек.

Фронт этого импульса задерживается ключом 36 на время 2, гдето — время задержки одного логического элемента.

Таким образом, фронт импульса 52 задержан на время 2 относительно фронта импульса 51. Импульс 52 поступает на вход R триггера 28 и переключает

его в состояние "0". Одновременно этот импульс поступает на элемент

ИЛИ 35 и на импульсный выход QC 50.

Сначала формируется срез импульса 53 на прямом выходе триггера 28 и фронт импульса 54 на импульсном выходе QC

50, задержанные относительно фронта импульса 52 на время . Затем формируется фронт импульса 55 на инверсном выходе триггера 28, задержанный на время ь относительно фронта импульса

54. Сначала на вход В триггера следую1339657 щего разряда с импульсного выхода ячейки данного разряда поступает импульс 54, а затем с задержкой на счетный выход Т триггера слецующего разряда с инверсного выхода данного разряда поступает импульс 56.

Ячейка следующего разряда не может переключиться по импульсу 55, так как на его вход В поступает импульс 54.

На фиг. 3 показан также процесс формирования среза импульсов 52 и 54.

Импульс 53 поступает на элемент ИЛИНЕ 38 или 39, на выходе которого формируется импульс 56, задержанный на время относительно импульса 53. Импульс 56 проходит через элемент ИЛИ

33 или 34 и поступает на выход Б ключа 30 или 31 — импульс 57. С задержкой относительно фронта импульса 57 начинается прекращение коммутации импульса через ключи 30 ипи 31 — срез импульса 52, а еще через время ь формируется срез импульса 54.

Формула изобретения

Универсальный сцвиговый регистр, содержащий в каждом разряде ячейку памяти, состоящую из HC-триггера, трех импульсных ключей, трех элементов ИЛИ, двух элементов ИЛИ-НЕ, двух элементов И, первые входы которых

Р соединены с первым входом первого им— пульсного ключа, прямым выходом RCтриггера И являются прямым выходом ячейки памяти, вторые входы первых элементов И и ИГЫ-НЕ соединены с входом управления второго импульсного ключа и являются первым информационным входом ячейки памяти, вторые входы вторых элементов И и ИЛИ-НЕ соединены с входом управления третье.го импульсного ключа и являются вторым информационным входом ячейки па— мяти, тактовые вхоцы второго и третьего импульсных ключей являются первым и вторым тактовыми входами ячейки памяти соответственно, выходы первых элементов И и KJIH-НЕ соединены соответственно с первым и вторым входами второго элемента ИЛИ, а выходы вторых элементов И и ИЛИ-НЕ соединены соответственно с первым и вторым входами третьего элемента ИЛИ, вьгходы элементов ИЛИ соединены с соответствующими входами запрещения коммутации импульсных ключей, первый вход первого элемента ИЛИ является входом запрещения переключения по счетному входу ячейки памяти, тактовый вход первого

ЭО

55 импульсного ключа является счетным входом ячейки памяти, а второй управляющий вход соединен с инверсным выходом RS-триггера и является инверсным выходом ячейки памяти, первый выход первого импульсного ключа и вторые выходы второГо и третьего импульсных ключей соединены с первыми, вторыми и третьим S-входами соответственно RS-триггера, а второй выход первого импульсного ключа и первые выходы второго и третьего импульсных ключей соединены с первым, вторым и третьим R-входами соответственно

ВБ-триггера, второй вход первого элемента ИЛИ и третьи входы второго и третьего элементов ИЛИ соединены с четвертым R-входом RS-триггера и являются входом сброса ячейки памяти, первые тактовые входы ячеек памяти каждого разряда объединены и являются входом записи параллельного кода регистра, вторые тактовые входы объединены и являются входом сдвига регистра, входы сброса ячеек памяти объединены и являются входом сброса регчстра, первые информационные входы всех ячеек памяти являются информационным входом параллельного кода регистра, второй информационный вход ячейки памяти первого разряда является информационным входом регистра, а вторые информационные входы ячеек памяти последующих разрядов соединены с прямыми выходами ячеек памяти предыдущих разрядов, которые являются параллельным выходом регистра, счетный вход ячейки памяти первого разряда является счетным входом регистра, а счетные входы ячеек памяти последующих разрядов соединены с инверсными выходами ячеек памяти предыдущих разрядов, отличающийся тем, что, с.целью повышения надежности регистра, в ячейку памяти каждого разряда дополнительно введен четвертый элемент ИЛИ, входы которого соединены с первыми выходами второго и третьего импульсных ключей, а выход является импульсным выходом ячейки памяти, импульсный выход ячейки памяти каждого разряда, кроме последнего, соединен с входом запрещения переключения по счетному входу ячейки памяти последующего разряда, а вход запрещения переключения по счетному вхОду ячейки памяти первого разряда является входом запрещения счета регистра.

1339b57 а>иг, z

tl с

8йхад ключа

S0 ь и, Составитель С. Королев

Редактор Н. Лазаренко Техред M.ÄéäblK Корректор М. Пожо

Заказ 4232/44 Тираж 589 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. жгород, у . р ч л. П оектная 4