Импульсный частотно-фазовый детектор

 

Изобретение относится к радиотехнике и является дополнительным к изобретению по а.с. № 1059662. Цель изобретения - повышение быстродействия за счет увеличения коэф. передачи в переходном реташ-ле, Устр-во содержит -триггеры 1, 2, 10-135 интегратор 3,, злементй И 4-7, элементы ИЛИ 8, 9, блоки задержки 14, 15, источник 16, блоки задержки переднего фронта импульсного сигнала (ВЗПФ)175 18, При частотном расхождении входных сигналов напрж ер , на первом входе (+) интегратора 3 устанавливается напряжение логической 1, которое вызывает линейное нарастание выходного напряжения интегратора 3. Если длительность логической 1 превышает время задержки БЗПФ 17, логическая 1 устанавливается на третьем входе (+) интегратора 3. В результате значительно увеличивается крутизна линейного нарастания выходного напряжения интегратора 3. Состояние D-триггера 2 таково, что второй и четвертый входы (-) интегратора 3 закрытьт. Если F , то по сигналу логического О, поступающему на второй вход (-) интегратора 3, происходи линейный спад выходного напряжения интегратора 3, а по сигналу, поступающему с БЗПФ 18 на четвертый вход () интегратора 3, увеличивается крутизна, линейного спада. Отрабатывается также фазовое расхождение. Для достикення цели введены БЗПФ 17, Ш.- 2 у-.. (Л N

СОЮЗ СОВЕТСКИХ

СОЩ1АЛИСТИ ВЕСКИХ

РЕОЪБЛИН (5p 4 Н 03 D 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н A BTGPCHGMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР пО делАм изОБРетений и ОтнРытий (61) 10 59662 (21) 3623107/24-09 (22) 14.07.83 (46) 07.08.87. Бюл. У 29 (72) А.Г.Сорочан и В.П.Гудзюк (53) 621.376;6 (088.8) (56) Авторское свидетельство СССР

1059662, Kri Н 03 D 13/00, 1982. (54) ИИ1УЛЬСНЬП 1 ЧАСТОТНО-ФАЗОБЪЙ ДЕТЕКТОР (57) Изобретение относится к радиотехнике и является дополнительным к изобретению по а.с. - 1059662. Цель изобретения — повышение быстродействия за счет увеличения коэф. передачи в переходном режиме, Устр-вс содержит В-.-.риггеры 1, 2, 10-13„. интегратор 3, элементы И 4-7, элементы ИЛИ

8, 9, блоки зацержки 14, 15, источник 16, блоки задержки передне-.о фронта импульсного сигнала (ВЗПФ)17, 18.

При частотно.. расхождении входных сНr»a vo,, например 7„" Е, на первом

„„SU„„1328924 А 2 входе (+) интегратора 3 устанавливается напряжение логической "1", которое вызывает линейное нарастание выходного напряжения интегратора 3.

11 !1

Если дли т ельн о с т ь логической " 1 превышает время задержки БЗПФ 1 7, логическая " 1 " устанавливается и а третьем входе (+ ) интегратора 3 . В ре зул ьтате значительно увеличивается к рутизн а линей ного нарастания выходного н апряжения интегратора 3 . Со с т ояние

D-триггера 2 таково, что второй и четвертый входы (- ) интегратора 3 з акрыты . Е сли F„ i F, то по сигналу логич е ско г о "0 ", по с туп аюшему н а в торой вх од (-- ) интегратора 3, происходит линейный с пад выходного напряжени я инте гр а то р а 3, а по сигналу, поступающему с БЗПФ 1 8 н а четвертый вх оц (- ) интегратора 3, увеличивается крутизна линейного спада. Отрабаты1 веет-.я также Фазовое расхождение. Для дост-.=пения цели введены БЗПФ 17„18.

1 132

Изобретение относится к радиотехнике, может использоваться в радиотехнических устройствах различного назначения и является усовершенство-, ванием устройства по авт. св. Ф 1059662.

Цель изобретения — повышение быстродействия за счет увеличения ко-, эффициента передачи в переходном режиме.

На фиг.1 приведена структурная электрическая схема предлагаемого импульсного частотно-фазового детектора; на фиг.2 — структурная электрическая схема интегратора. I

Импульсный частотно-фазовый детектор содержит первый 1 и второй 2

D-триггеры, интегратор 3, первые 4 (5) и вторые 6(7) элементы И, элементы ИЛИ 8 и 9, третий 10(11) и четвертый 12(13) D — триггеры, блоки 14 и 15 задержки, источник 16 логической 1, блоки 17 и 18.задержки переднего фронта импульсного сигнала.

Интегратор 3 содержит первый 19, второй 20, третий 21 и четвертый 22 генераторы стабильного тока (ГСТ) и конденсатор 23.

Импульсный частотно-фазовый детектор работает следующим образом.

В D-триггерах 1,2,10, 11, 12 и 13 входы синхронизации и сброса срабал тывают по переднему фронту 3 импульса, Будем считать исходным состояние

D-òðèããåðîâ, когда напряжение на прямых выхода соответствует логическому "0", соответственно на инверсных— логической "1". где Є— частота входных импульсов, поступающих на вход синхронизации D-триггера 10;

Р— частота входных импульсов, поступающих на вход синхронизации Э-триггера 11.

Первый импульс U „ поступающий на входы синхронизацйи D-триггеров

10 и 12 и входы установки "0" D-триг-. геров 11 и 13, устанавливает на.прямом выходе D-триггеров 10 и 12 напряжение логической "1", а на инверсных, — логического "0", так как в момент прихода импульса на информационном входе (D-входе) D-триггеров 10 и 12 было напряжение логической "1" (Dвход Э-триггера 10 соединен с инверсным выходом D-триггера 11, на кото8924

55 ром в исходном состоянии логическая

"i", D-вход D-триггера 12 соединен с источником 16), D-триггеры 11 и 13 остаются в исходном состоянии.

Одновременно с этим первый импульс поступает на входы элементов И 4 и 6.

Установившееся состояние D-триггера

10 разрешает прохождение первого импульса на выход элемента И 4, далее через элемент ИЛИ 8 поступает на вход синхронизации D-триггера 1 и вход установки "0" D-триггера 2 и устанавливает на прямом выходе D òðèããåðà 1 напряжение логической "1", так как в момент прихода импульса на информационном входе (D âõîäå) D-триггера

1, соединенном с инверсным выходом

D-триггера 2, было напряжение логической 1, D-триггер ? остается в исходном состоянии.

Установившийся логический "0" HB инверсном выходе D òðèããåðà,12 запрещает прохождение входного импульса через элемент И 6.

В таком состоянии все D-триггеры остаются и при, дальнейшем поступлении импульсов Uq- на вход синхронизации

D-триггера 10, которые через элементы И 4 и ИЛИ 8 поступают на вход синхронизации D-триггера 1 и вход установки в "0" D-триггера 2, Напряжение логической "1" с прямого выхода D-триггера 1 поступает на первый вход (+) интегратора 3 и вход блока 17 задержки переднего фронта импульса. Под действием напряжения логической "1" в интеграторе 3 происходит заряд конденсатора 23 интегратора от первого (ГСТ 19) с током заряда i. Через время, равное задержке блока 17, напряжение логической "1" поступает на третий вход (+) интегратора 3, под действием которого происходит заряд емкости интегратора по

ГСТ 21 током заряда I, причем

Импульс U, поступаюший »а вход синхронизации D — триггеров 11 и 13 и входы установки в "0" D-триггеров

10 и 12, не изменяет исходного состояния D-триггеров 11, так как в момент прихода импульса на его информационном входа (D — входе), соединенном с инверсным выходом D-триггера

10, было напряжение логического "0", на прямом выходе D-триггера 13 устанавливается логическая "1", так как на его D-входе напряжение логической

"1", D-триггеры 10 и 12 по приходу з 13289 импульса Бр на их входы установки в з

"0" переходят в исходное состояние.

Установившееся состояние D-триггеров 11 и 13 запрещает прохождение импульса UF через элементы И 5 и 7, 5 т тем самым D-триггеры 1 и 2 остаются в прежнем состоянии, которое обеспе-! чивает дальнейший заряд конденсатора 23 интегратора 3 по ГСТ 19 и 21.

С инверсного выхода D-триггера 2 и с выхода второго блока 18 задержки переднего фронта импульсного сигнала поступает напряжение логической "1" на второй и четвертый входы (-) интегратора 3, которое обеспечивает выключенное состояние ГСТ 20 и 22 интегратора 3.

Таким образом, при наличии частотного расхождения входных сигналов

UF, U „ на первом входе (+) интегратора 3 устанавливается напряжение логической "1", которое вызывает линейное нарастание выходного напряжения интегратора 3, При действии логичес- 25 кой "1", превышающем время задержки блока 17 задержки, логическая "1" устанавливается на третьем входе (+) интегратора 3, что значительно увели-, чивает крутизну линейного нараста- ЗО ния выходного напряжения интеграто- 1 ра 3. D-триггер 2 находится в исходном состоянии, при котором второй и четвертый входы.(-) интегратора 3 закрыты.

В случае Р„ с F> и ввиду полной симметрии схемы по отношению к входным сигналам U F и П, на инверсном выходе D-триггера 2 по приходу первого импульса UF, устанавливается на- 4О пряжение логического "0", поступающее на второй вход (-) интегратора 3, что вызывает линейный спад выходного напряжения интегратора 3 через ГСТ

20 током разряда х, При действии логического "О", превышающем время задержки блока 18, логический "0" устанавливается на четвертом входе (-) интегратора 3, что увеличивает крутизну линейного спада выходного напряжения интегратора 3 через ГСТ 22 током разряда I. D-триггер 1 находится в исходном состоянии, при котором первый и третий входы (+) интегратора 3 закрыты.

Напряжение логического "0" с инверсного выхода D-триггера 2 поступает на второй вход (-) интегратора

3 и вход блока 18 задержки переднего фронта импульсного сигнала. Под действием напряжения логического "0" в интеграторе 3 происходит разряд конденсатора 23 интегратора 3 через

ГСТ 20 током разряда i. Через время, равное задержке блока 18 задержки, напряжение логического "0" поступает на четвертый вход (-) интегратора 3, под действием которого происходит разряд конденсатора 23 интегратора 3 через ГСТ 22 током разряда I.

55 где с„ "с > — фаза, характеризующая последовательность импульсов, поступающих на вход синхронизации D-триггера 10, — фаза, характеризующая по z следовательность импульсов, поступающих на вход синхронизации 0- триггера 11.

Первый импульс UF, поступающий

2 на входы синхронизации D-триггеров

11 и 13 и входы установки в "0" Dтриггеров 10 и 12, устанавливает на прямом выходе D òðèããåðîâ 11 и 13 напряжение логической "1", на инверсных — соответственно логического "0", так как в момент прихода импульса на

П-входах D-триггеров 11 и 13 было напряжение логической " 1" (D-вход Dтриггера 11 соединен с инверсным выходом D-триггера 10, на котором в исходном состоянии логическая "1", D-вход D-триггера 13 подключен к источнику логической "1"), D-триггеры

11 и 12 остаются в исходном состоянии.

Одновременно с этим первый импульс поступает на входы элементов И 5 и 7.

Установившееся состояние D-триггера

11 разрешает прохождение первого импульса на вход элемента И 5, далее через элемент ИЛИ 9 поступает на выход синхронизации D-триггера 2 и вход установки в "0" D òðèããåðà 1 и устанавливает на прямом выходе D-триггера 2 напряжение логической "i так как в момент прихода импульса на

D-входе D-триггера 2, соединенном с инверсным выходом D-триггера 1 было напряжение логической "1", D-триггер

1 остается в исходном состоянии.

Установившийся логический "0" на инверсном выходе D-триггера 13 запрещает прохождение входного импульса через элемент И 7.

1328924

Следующим приходит импульс UF на

1 входы синхронизации D-триггеров 10 и 12 и входы установки в "0" D-триггеров il и 13. D-триггер 10 не изменяет своего исходного состояния, так как в момент прихода импульса на

D-входе D-триггера 10, соединенном с инверсным выходом D-триггера 11„ было напряжение логического "0". -На прямом выходе; D†- триггера 12 с прихо- 10 дом импульса U устанавливается логическая "1", так как на его D-вход подан потенциал логической "1".

Э-триггеры 11 и 13 переходят в исходное состояние. Установившееся 15 состояние D-триггеров 10 и 12 запрещает прохождение импульсов 0 через элементы И 4 и б. Тем самым D-триггеры 1 и 2 остаются в прежнем состоянии, которое обеспечивает дальнейший 20 разряд интегратора 3 через ГСТ 20 и

22. С прямого выхода D- триггера 1 и с выхода первого блока 17 задержки переднего фронта импульсного сигнала поступает напряжение логического 25

"0" на первый и третий входы (+) интегратора 3, которое обеспечивает выключенное состояние ГСТ 19 и 21 интегратора 3.

Таким образом, при наличии фазо- 30 вого расхождения 1 ) входных

2 сигналов U <, U на втором входе

2 (-) интегратора 3 устанавливается напряжение логического "0", которое вызывает линейный спад выходного напряжения интегратора 3. При действии напряжения логического "0" . пвеньппающего время задержки блока 18, логический "0" устанавливается на четвертом входе (-) интегратора 3, что значи- 40 тельно увеличивает крутизну спада выходного напряжения интегратора 3.

D-триггер 1 находится в исходном состоянии, при котором первый и третий входы (+) интегратора 3 закрыты.

В случае „. c q и в виду полной г1 2 симметрии схемы по отношению к входным сигналам UF1, U F, на прямом выходе D-триггера 1 по приходу первого им пульса U < . устанавливается напряжение

:логической "1", поступающее на первый вход (+) интегратора 3, что вызывает линейное нарастание напряжения на конденсаторе 23 интегратора 3 от ГСТ 19 током заряда i. При действии логичес- 55 кой "1", превышающем время задержки блока 17, логическая "1" устанавлива-. ется йа третьем входе (+) интегратора 3, что увеличивает крутизну линей ного нарастания напряжения ка конденсаторе 23 интегратора 3 под действием ГСТ 21 током заряда I. D òðèããåð

2 находится в исходном состоянии, при котором второй и четвертый входы (-) интегратора 3 закрыты.

Временному совпадению передних фронтов входных импульсов UF, UF

1 2 которые поступают на входы синхронизации и установки "0" D-триггеров

10, 12, 11 и 13, соответствует слу C, F

При этом D-триггеры 10, 12, 11 и

13 остаются в исходном состоянии (на прямых выходах — логической "0", на инверсных — логическая "1"), так как входы установки "0" являются независимыми от информационных входов(D— входов).

Установившиеся логические "0" на прямых выходах D-триггеров 10 и 11 запрещают прохождение входных импульсов

UF,, UF через элементы И 4 и 5.

Установившиеся логические "1" на инверсных выходах D-триггеров 12 и

13 разрешают прохождение импульсов

U, UF, через элементы И б и 7 и далее через ИЛИ 8 и 9 поступают на входы синхронизации и установки "0"

D-триггеров 1 и 2 одновременно, и устанавливают D-триггеры 1 и 2 в исходное состояние, при котором на первый и через блок 17 задержки переднего фронта импульсного сигнала на третий входы (+) интегратора 3 одновременно поступает логический "0", на второй и через блок 18 задержки переднего фронта импульса на четвертый входы (-) интеграторов 3 — логическая "1", чем обеспечивается закры— тое состояние интегратора 3. Интегратор 3 запоминает напряжение, накопленное на конденсаторе 23. Такой режим работы импульсного частотно-фазового детектора в цифровом синтезаторе частот соответствует режиму синхронизма.

Блоки 14 и 15 задержки выполнены на логических элементах И и обеспечивают задержку входных импульсов

UF, UF на величину времени задержь ки D-трйггеров 12 и 13 для обеспечения одновременного прихода передних фронтов входных импульсов UF U z u

2 переднего фронта логической 1 с инверсных выходов D-триггеров 12 и 13.

Б случае расхождения входных импульсов, длительность которых несколь13

Составитель И.Грабилин

Редактор А.Ворович Техред М.Моргентал Корректор И,Муска

Заказ 3496/56 Тираж 901 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная,4. ко меньше временной задержки переднего фронта импульсов блоками 17.и

18, на выходе D-триггеров 1 и 2 вырабатываются импульсы, управляющие первым (+) или вторым () (в зависиMQcTH от знака расстройки) входами интегратора 3, длительность регулирующих импульсов меньше временной задержки переднего фронта импульса в блоках 17 и 18 задержки, на выход блоков 17 и 18 они не проходят и управляющего воздействия по третьему (+) и четвертому (-) входам интегратора 3 не оказывают. Поэтому установление необходимого выходного напряжения детектора, происходит в импульсном режиме, 28924 8

Ф о р м ул а и з о б о е т е н и я

Импульсный частотно-фазовый детектор по авт. св. и 1059662, о т л и— чающий с я тем, что, с целью повышения быстродействия за счет увеличения коэффициента передачи в переходном режиме, введены два блока задержки переднего фронта импульсного

10 сигнала выходы которых соединены соУ ответственно с третьим и четвертым входами интегратора, при этом вход первого блока задержки переднего фронта импульсного сигнала соединен с

15 прямым выходом первого Э-триггера, а вход второго блока задержки переднего фронта импульсного сигнала соединен с инверсным выходом второго D-epee" гера.