Устройство микропрограммного управления

 

Изобретение относится к вычислительной технике и может быть применено в процессорах в качестве управляющего блока. Цель изобретения - сок-ращение используемого оборудования за счет уменьшения разрядности адресной части микрокоманд. Устройство содержит блок памяти микропрограмм, первый, второй, третий и четвертый кoм fyтaтopы,регистр микрокоманд, три дешифратора, три элемента НЕ, два элемента И, две группы элементов И, два элемента ИЛИ, регистр адреса и блок анализа перехода. Введение четвертого коммутатора и блока анализа перехода приводит к достижению цели. 2 ил.

СОЮЗ СОЕЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (1% (11) (so 4 С 06 F 9/22

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К А ВТОРСХОМУ СВИДЕТЕЛЬСТВУ (2!) 4021792/24-24 (22) 12.02.86 (46) 07.07.87. Бюл. В 25 (72) Ю.М.Пшеницын (53) 68!.Э(088.8) (56) Блок микропрограммного управления ЭВМ ЕС-!045, ЩК! 700.026Т02.

Техническое описание. (54) УСТРОЙСТВО МИКРОПРОГРАММНОГО

УПРАВЛЕНИЯ (57) Изобретение относится к вычислительной технике и может быть применено в процессорах в качестве управляющего блока. Цель изобретения — сокращение используемого оборудования эа счет уменьшения разрядности адресной части микрокоманд. Устройство содержит блок памяти микропрограмм, первый, второй, третий и четвертый коммутаторы, регистр микрокоманд, три дешифратора, три элемента НЕ, два элемента И, две группы элементов И, два элемента ИЛИ, регистр адреса и блок анализа перехода. Введение четвертого коммутатора и блока анализа перехода приводит к достижению цели.

2 ил.

1322280

Изобретение относится к вычислительной технике и может быть применено в центральных процессорах н качестве управляющего блока или в других устройствах, управляемьгх микро- 5 программно.

Цель изобретения — сокращения объема используемого оборудования эа счет уменьшения разрядности адресной части микрокоманды. ца фиг.l приведена структурная схема устройства микропрограммного управления; на фиг.2 — функциональная схема блока анализа перехода.

Устройство микропрограммного уп15 ранлсния (фиг. 1) содержит блок 1 памяти г икрокоманд, коммутаторы 2-5, peiIici p 6 мнкрокомлнд, дешифраторы

7-9, элементы НЕ 10-12, элементы И

13 и !4, группы 15 и 16 элементов И, элементы ИЛИ 17 и 18, регистр 19 адреса, блок 20 анализа перехода и подключается к внешним цепям 21 и 22 синхронизирукщими входами, а также входами 23 и 24 логических условий и входом 25 кода операции.

Блок анализа перехода (фиг.2) содержит три элемента ИЧИ 26-28, три элемента liK 29-31 и три элемента 30

И 32-34, Б устройстве используется принудительная лдреслция, т.е. адрес слеггукщей г.икрокомлнды задается битами гекущей микрокомлнды в предела» одного 35 блока упрлпляющей памяти.

Блок памяти мнкрокоманд конструк.тивно выполняется из 16 одинаковых независимых блоков. Поэтому для удобства р„ссмотрим адресацию одно- 40

ro из этих блоков. Каждый такой блок адрссуется битами 4 †!О регистра адреса. Два последних бита адреса микрокоманды !1 II 12 связаны с реализацией условньгх переходов в микропрограм- 45 мах. По дешифрации битов 4-10 адреса считывается сначала четыре микроко— гчанды из блока памяти, а далее по поступлении битон 1! и 1 выбирается одна из ннх. 50

Lñëè н бита::. 11 — 15 код безусловного кода 00000 или 00001, а в битах

16-20 коды условного переходя, то коды прнн дитсльного перехода B биi éõ

9-10 регистра 6 микрокоманд не имеют

MhIc!IQ и их значение можно использовать для уклзания способы форгглрова.:гия ыд!»еса следующей микрокоманды.

Устройство работает следующим образ ом.

По значению битов 0-10 регистра

19 происходит считывание четырех микрокоманд из блока 1. По значению битов 11 и 12 регистра !9 дешифратор 7 вырабатывает соответствующий сигнал на управляющий вход коммутатора 2.

По синхросигналу на входе 2! устройства происходит занесение информации с выхода коммутатора 2 на регистр 6.

По синхросигналу на входе 22 устройства происходит занесение информации в регистр 19 с выходов коммутаторов

4 и 5, битов 2-4 регистра 6 и элементов 17 и !8. Блоки 8, 15 и !7 используются для модификации бита !1 адреса, значение которого зависит от кодов в битах 11 — 15 регистра 6 и сигналов на групповом входе 23. Анало— гично блоки 9, 16, 18 служат для модификации бита 12 адреса в зависимости от кодов в битах 16-20 регистра б и сигналов на группоном входе 24.

Блоки 10-14 слу»кат для принудительной установки бита 12 адреса в единичное состояние, если в битах 9 и

10 регистра 6 значение кодов 01 или !

0, л бит 11 адреса равен соотнетстненно "0" или "1". Блок 20 анализа перехода н зависимости от кодов н нгтях 9-!0 и 11 — 15 регистра 6 микроне. .лнд нирябатынает управляюi .Hc сигнллг-.> на коммутаторы 3-5. В злнпсимости от сочетания Ко;.. бин гцпй I;oTJQB в этих битах адрес следуемlc;i гнкрокоМаи;.Ьг фОРМИРУЕтСЯ ОДНИ I ПЗ С.ЧЕДУЮЩИХ способон.!. Если в текущей микрокоманде н битах 11 — 15 код безусловного перехода, а в бита». 9 и 10 код равен 01, то коммутация на регистре 19 адреса следующей микрокоманды происходит следующим образом: биты 0-3 соединяются через коммутатор 4 с выходами битов 0-3 регистра 19, т.е. остаются без изменения; входы битов 4-6 соединяются с выходами битов 2-4 регистра 6 микрокоманд; входы битов 7-10 коммутируются через коммутатор 5 с выходами битов 16-19 регистра 6 микрокоманд; бит 11 адреса формируется по значению кодов в битах 11-15 ре— гистра 6 мнкрокоманд (00000 или

00001); бит 12 адреса формируется по значению бита 20 регистра 6 микроко-. млнд; на четвертые входы блоков 13 и 14 поступает сигнал с первого выхо132228 да блока 20, который запрещает принудительную установку бита 12 адреса в единичное состояние.

Таким образом формируется адрес микрокоманды безусловного перехода, которым можно адресовать любую микрокоманду в пределах блока памяти.

2. Если в текущей микрокоманде в битах 11 — 15 код условного перехода, а в битах 9 и 10 нет кода функцио- !0 нального перехода или в битах 11—

15 код безусловного перехода, а в битах 9 и 10 код 00, то коммутация на регистре 19 адреса следующей микрокоманды происходит следующим обра- !5 зом: биты 0-3 остаются без изменения; входы битов 4-6 коммутируются с выходами битов 2-4 регистра 6 микрокоманд; биты 7-10 соединяются через коммутатор 5 с выходами битов 20

7-10 регистра 19, т.е. остаются без изменений; биты 11 и 12 адреса формируются как в известном устройстве в зависимости от машинных условий, которые задаются по значению кодов в битах !1 — 15 и 16-20 регистра микрокоманд и значению информации на групповых входах 23 и 24 устройства.

Таким образом формируется адрес следующей микрокоманды с условным 30 переходом, ветвлением до четырех направлений и возможностью адресовать любую микрокоманду в пределах сектора (32 микрокоманды).

3. Если в текущей микрокоманде 35 имеет место в битах 9 и 10 код функционального перехода, то коммутация адреса происходит следующим образом: биты 0-3 остаются без изменения; входы битов 4-6 коммутируются с выхода- 40 ми битов 2-4 регистра 6 микрокоманд; входы битов 7-10 коммутируются с третьим групповым внешним входом устройства 25; биты Il и 12 формируются как в известном устройстве. 45

Таким образом адрес следующей микрокоманды формируется как адрес функционального перехода с воэможностью ветвления на 64 направления, с помощью которого можно адресовать любую 50 микрокоманду в пределах одного блока памяти.

4. Если в текущей микрокоманде в битах 11-15 код безусловного перехо55 да, а в битах 9 и I O код 10, то коммутация адреса происходит следующим образом: входы битов 0-3 коммутируются с выходами битов 16-19 регистра 6

0 4 микрокоманд;. входы битов 4-6 — с выходами битов 2-4 регистра 6 микрокоманд; входы битов 7-10 — с третьим групповым внешним входси 25 устройства; бит ll адреса как в известном устройстве; бит 12 адреса принимает значения бита 20 регистра 6 микрокоманд.

Таким образом формируется адрес микрокоманды с воэможностью ветвления на 16 направлений, которым можно адресовать любую микрокоманду в пределах всей управляющей памяти (16 блоков).

Ф о р м у л а и з о б р е т е н и я

Устройство микропрограммного уп- равления, содержащее блок памяти микрокоманд, регистр микрокоманд, регистр адреса, с первого по третий коммутаторы, с первого по третий дешифраторы, первый и второй элементы

ИЛИ, первую и вторую группу из N элементов И (N — разрядность логических условий), первый и второй элементы И н с первого по третий элементы НЕ, причем вход адреса блока памяти микрокоманд соединен с выходами поля адреса управляющей памяти регистра адреса, выход поля номера сегмента управляющей памяти которого соединен с входом первого дешифратора, выход которого соединен с управляющим входом первого коммутатора, с первого по четвертый информационные входы которого соединены соответственно с первого по четвертый выходами типов микрокомаид блока памяти микрокоманд, выход первого коммутатора соединен с информационным входом регистра микрокоманд, выходы поля немодифицируемой части адреса которого соединен со средними разрядами информационного входа регистра адреса, младшие разряды информационного входа которого соединены с выходом второго коммутатора, первый информационный вход которого соединен с выходом младших разрядов адреса управляющей памяти регистра адреса, вход управления записью которого соединен с первым синхровходом устройства, первый выход признака принудительного перехода регистра микрокоманд соединен с первым входом первого элемента И и входом первого элемента НЕ, выход которого соединен с первым входом

1322280 второго элемента И, выход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с первым разрядом группы разрядов номера сегмента управляющей памяти информационного входа регистра адреса, второй выход признака принудительного перехода регистра микрокоманд соединен с вторым входом второго элемента И и с входом второго элемента НЕ, выход которого соединен

1О с вторым входом первого элемента И, выход которого соединен с вторым входом первого элемента ИЛИ, выход первого поля логических условий регистра микрокоманд соединен с входом второго дешифратора, с первого по

N-й выходы которого соединены с пер15 ственно с первого по N-й входами второго элемента ИЛИ, выход которого соединен с вторым разрядом группы разрядов номера сегмента управляющей памяти информационного входа регистра адреса, с третьим входом первого и через третий элемент НЕ с третьим входом второго элемента И,(N+1)-й выход второго дешифратора соединен

25 с, (N+1)-м входом второго элемента ИЛИ, З0 выход поля модифицируемого адреса регистра микрокоманд соединен с первым входом третьего дешифратора, с первого по Я-й выходы которого соединены с первыми входами элементов И второй группы, выходы которых соединены соответственно с третьего по (N+2) — é входами первого элемента ИЛИ; (N+3)-й вход которого соединен с (N+1) ì выходом третьего дешифратора, 40 вход кода команды устройства соединен с первым информационным входом третьего коммутатора, выход которого соединен с старшим разрядом группы разрядов адреса управляющей памяти информационного входа регистра адре45 ма, первая и вторая группы входов логических условий устройства соединены соответственно с первого по N-й входами элементов И первой и второй групп, вход управления записью регистра микрокоманд соединены с вто50 выми входами элементов И первой группы, выходы которых соединены соответ- 20 рым синхровходом устройства, о т л и ч а ю щ е е с я тем, что, с целью сокрашения объема оборудования, за счет уменьшения разрядности адресной части микрокоманды, оно содержит четвертый коммутатор, с третьего по пятый элементы ИЛИ, с четвертого по шестой элементы НЕ и с третьего по пятый элементы И, причем (N+1) — é и (N+2) é выходы второго дешифратора соединены соответственно с первым и вторым входами третьего элемента ИХИ, выход которого соединен с первыми входами третьего и четвертого элементов И, первый выход признака принудительного перехода регистра микрокоманд соединен с вторым входом третьего элемента И, с первым входом пятого элемента И и через четвертый элемент НЕ с вторым входом четвертого элемента И, выход которого соединен с первым управляющим входом третьего коммутатора и с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, управляющим входом второго коммутатора и с первым входом пятого элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом пятого элемента И и с вторым управляющим входом третьего коммутатора, второй выход признака принудительного перехода регистра микрокоманд соединен с вторым входом пятого, с третьим входом четвертого и,через пятый элемент НЕ с третьим входом третьего элементов И, выход четвертого элемента ИЛИ через шестой элемент

НЕ соединен с четвертыми входами первого и второго элементов И и с управляющим входом четвертого коммутатора, выход второго поля логических условий регистра микрокоманд соединен с входом четвертого и с вторыми информационными входами второго и третьего коммутаторов, выход четвертого коммутатора соединен с вторым входом третьего дешифратора, выход поля адреса управляющей памяти регистра адреса соединен с третьим информационным входом третьего коммутатора.

1322280

l322280

pm &ока 8

0m bno a 6

f3,ß

bno

/(dno y

Фиг. 2

Составитель А.Афанасьев

Техред Л.Олейник Корректор Н. Король

Редактор H.Òóïèöâ

Заказ 2865/45

Тираж 672 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4