Устройство для приема и преобразования двоичного равновесного кода

 

Изобретение относится к электросвязи и может использоваться в системах передачи информации и вычислительной технике. Целью изобретения является упрощение устройства. Устройство преобразует двоичный равновесный код в полный двоичный код и содержит узел 1 управления, пороговый блок 2, преобразователи-3,4 кода, блок 5 памяти и сумматор 6. Узел управления содержит программновременной блок 7 и элементы 8,9 задержки . Преобразователь кода содержит счетчик 10, блок 11 ключей, регистр 12 сдвига и формирователь 13 импульсов. 1 з.п.ф-лы, 1 ил. С (Л

СООЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) 01)

А1 (51)4 Н 03 M 7/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ASTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3986712/24-24 (22) 03.12.85 (46) .15.06.87. Бюл. У 22 (72) Ю.П.Зубков (53) 621.398 (088.8) (56) Авторское свидетельство СССР

У 982054, кл. G 08 С 19/28, 25/00, 1981.

Авторское свидетельство СССР

Ф 1282184, кл. G 08 С 19/28, 1985. (54) УСТРОЙСТВО ДЛЯ ПРИЕМА И ПРЕОБРАЗОВАНИЯ ДВОИЧНОГО РАВНОВЕСНОГО

КОДА (57) Изобретение относится к электросвязи и может использоваться в системах передачи информации и вычислительной технике. Целью изобретения является упрощение устройства.

Устройство преобразует двоичный равновесный код в полный двоичный код и содержит узел 1.управления, пороговый блок 2, преобразователи 3,4 кода, блок 5 памяти и сумматор 6.

Узел управления содержит программновременной блок 7 и элементы 8,9 задержки. Преобразователь кода содержит счетчик 10, блок 11 ключей, регистр 12 сдвига и формирователь 13 импульсов. 1 з.п.ф-лы, 1 ил.

1 131

Изобретение относится к электросвязи и может использоваться в системах передачи информации и вычислительной технике.

Цель изобретения — упрощение устройства, На чертеже представлена структурная схема устройства.

Устройство содержит блок 1 управления, пороговый узел 2, первый 3 и второй 4. преобразователи кода, блок

5 памяти и сумматор 6.

Узел управления образуют программно-временной блок 7 и первый 8 и второй 9 элементы задержки.

Преобразователь кода содержит счетчик 10, блок 11 ключей, регистр

12 сдвига и формирователь 13 импульсов.

Алгоритм функционирования устройства, математически описываемый как

Р=С. +С +...+С> „ +...+С." где Р— номер исходного двоичного равновесного кода (в данном устройстве этот номеркомбинация полного двоичного кода), К вЂ” вес (количество единичных символов) комбинации исходного двоичного равновесного кода;

j . — номер соответствующего единичного символа исходной комбинации (нумерация справа налево); номер разряда, содержащего

j-ю единицу в комбинации двоичного равновесного кода.

Преобразователи 3 и 4 кода предназначены для преобразования входного унарного кода в выходной полый двоичный код.

Преобразователь 3 (4) работает следующим образом.

На его информационный вход поступают импульсы, которые подсчитываются счетчиком 10 (параметры блоков преобразователя 3 определяются значностью Н комбинации исходного кода, а преобразователя 4 — весом К этой комбинации). Количество импульсов, поступающих на гход счетчика 10, отображаются соответствующим двоичным кодом, который параллельно предьявляется блоку 11 ключей. На входблока 11 ключей, соединенного с входом преобразователя 3(4), подаегся из

7661 2 блока 1 управления сигнал, который« открывает ключи блока 11. Через открытые ключи счетчик 10 воздействует на регистр 12, вследствие чего содержание регистра 12 приводится в соответствие двоичному коду счетчика 10. Считывается двоичнь>й код из регистра 12 на выход преобразователя в результате воздействия тактовых

10 импульсов, вырабатываемых формирователем 13 под воздействием управляющего сигнала с входа преобраэователя.

Пороговый блок 2 пропускает на

15 свой выход только единичные входные сигналы.

Устройство работает следующим образом.

На вход устройства последователь20 но поступают двоичные с«уволь> комбинации равновесного кода, например, 10 101 (значность H --5, вес К=З).

Пусть »«а вход устройства воздействует первь>й двоичный символ "1

Он запускает программно-временной блок 7, подается в преобразователь

3 кода, где преобразуется в двоичный код величины i =--1, и поступает через пороговый блок 2 в преобразователь 4 кода, где преобразуется в двоичный код величины )=1.

Работой преобразователей 3,4 кода управляет блок 7.

Выходные двоичные коды i = 1 и j=1 преобразователей 3 и 4 подаются в блок 5,. из которого на вход сумматора 6 считывается двоичный код величчны С. =С,, =О. Далее на вход уст1

40 ройства поступает сигнал "0". Он не проходит на выход порогового блока 2, а только изменяет двоичный код преобразователя 3 на двоичный код величины i=2.

45 Третий входной сигнал "1" изменяет двоичный код преобразователя 4 на двоичный код величины j=-2, а двоичный код преобразователя 3 — на двоичный код величины « =3. Эти коды счи 2 тываются в блок 5, на выходе которого формируется двоичный код величины .

С; „ =С „ =-1. Данный код суммируется

12 1 в сумматоре 6 с предыдущчм слагаемым.

Чет>.грть>й входной сигнал "0" изменяет только двоичн«»й код преобраэова3 на двоичнь>Й код величи>«ь> =-4, Пятыи входнои сигнал 1 Воздеи ствует на преобразовате.п> 3,4 и иэме1317б61

Составитель М.Никуленков

Техред Л.Олийнык

Редактор Л.Пчелинская

Корректор С.Черни

Заказ 2435/55 Тираж 901 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная,4 няет коды их состояний: в преобразователе 3 формируется двоичный код. величины i =5 а в преобразователе

4 — j--3. Эти коды воздействуют на блок 5, на выходе которого формируется двоичный код,величины С . з з э

=С, =С+=4, который суммируется с соответствующим двоичным кодом в сумматоре 6. Результирующий код стано- 10 вится равным двоичному коду величины:

0+1+4=5. По управляющему сигналу из блока 7 результирующий код сумматора б выдается на выход устройства.

По сигналу блока 7 все блохи уст- 15 ройства приводятся в исходное состояние и устройство готово к преобразованию следующего входного двоичного равновесного кода.

20 .Формула из обретения

1. Устройство для приема и преобразования двоичного равновесного кода, содержащее пороговый блок и про- 25 граммно-.временный блок, входы которых объединены и являются входом устройства, первый выход программно-временного блока соединен с управляющим входом сумматора, и блок памяти„ о т- 30 л и ч а ю щ е е с я тем, что, с целью упрощения устройства, в него введены преобразователи кода и элементы задержки, информационный вход первого преобразователя кода подключен к входу устройства, выход порогового блока соединен непосредственно с информационным входом второго преобразователя кода и через первый элемент задержки — с входом второго элемента задержки и первыми управляющими входами первого и второго преобразователей кода, выход второго элемента задержки соединен с вторыми управляющими входами первого и второго преобразователей кода, выходы которых соединены соответственно . с первыми и вторыми адресными входами блока памяти, выход которого соединен с информационным входом сумматора, выход сумматора является выходом устрдйства, второй, третий и четвертый выходы программно-временного блока соединены соответственно с третьим управляющим входом первого преобразователя кода, третьим управляющим входом второго преобразователя кода и управляющим входом блока памяти.

2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что преобразователь кода содержит счетчик, блок ключей, регистр и формирователь импульсов, выходы счетчика соединены с соответствующими информационными входами блока ключей, выходы которого и выход формирователя импульсов соединены соответственно с информационными и управляющим входами регистра, счетный вход счетчика, управ-, ляющий вход блока ключей, вход формирователя импульсов и управляющий вход счетчика являются соответственно информационным, первым, вторым итретьим управляющими входами преобразователя кода, выходы регистра являются выходами преобразователя кода.