Устройство для вычисления функции @
Изобретение относится к вь мислительной технике и может быть использовано в специализированных вычислителях автономно или в качестве функционального расширителя в составе больших ЭВМ. Целью изобретения является повьшение быстродействия за счет вычисления таблично-алгоритмическим методом. Устройство содержит вход 1 первого аргумента, вход 2 второго аргумента , первый регистр 3, второй регистр 4, тактовый вход 5, шифратор 6, первый сдвигатель 7, второй сдвигатель 8, первьй вычитатель 9, первый логарифмический преобразователь 10, второй логарифмический преобразователь 11, второй вьиитатель 12, блок памяти 13, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14, выход 15 результата, контрольный выход 16, 1 ил. i (Л оо о 01 05
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (19) (11) А1 (51) 4 С 06 Р 7/544
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
Il0 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ
Н АВТОРСНОМУ СВИДЕТЕЛЬСТВУ (2 1 ) 4005481/24-24 (22) 10. 12. 85 (46) 23. 04. 87. Бюл. N- 15 (71) Житомирский филиал Киевского политехнического института им.50-летия Великой Октябрьской социалистической революции (72) В.В.Гнипицкий, Л.Е.Горкуша и А.Н.Коржук (53) 691.325(088,8) (56) Авторское свидетельство СССР
У 703828, кл. С 06 Р 7/544, 1975.
Байков В.Д., Смолов В.Б, Аппаратурная реализация .элементарных функций в УВИ. — Л.: ЛГУ, 1975, с.71, рис. Зс(. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНКЦИИ z = агссоз у/х (57) Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях автономно или в качестве функционального расширителя в составе больших ЭВМ. Целью изобретения является повышение быстродействия за счет вычисления таблично-алгоритмическим методом. Устройство содержит вход 1 первого аргумента, вход 2 второго аргумента, первый регистр 3, второй регистр 4, тактовый вход 5, шифратор 6, первый сдвигатель 7, второй сдвигатель 8, первый вычитатель 9, первый логарифмический преобразователь 10, второй логарифмический преобразователь 11, второй вычитатель 12, блок а
Я памяти 13, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ
14, выход 15 результата, контрольный выход 16, 1 ил.
С:: где и 0,1,2,...;
0cg 2 "".
Выражение (2) переписывают в виде у г"-1 (3) х 2
130567
Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях.
Цель изобретения — повышение быст- 5 родействия за счет вычисления таблично-алгоритмическим методом.
На чертеже представлена функциональная схема устройства.
Устройство содержит вход 1 первого 10 аргумента, вход 2 второго аргумента, первый регистр 3, второй регистр 4, тактовый вход 5, шифратор 6, первый сдвигатель 7, второй сдвигатель 8, первый вычитатель 9, первый логариф15 мический преобразователь 10, второй логарифмический преобразователь 11, второй вычитатель 12, блок 13 памяти, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14, выход 15 результата и контрольный выход 16.
Увеличение быстродействия вычисления функций может быть получено при переходе от итерационных методов вычисления к таблично-алгоритмическим
25 при узкой специализации вычислительного процесса.
Вычисление функции z = arccos у/х .производят в следующем порядке.
Одним из известных алгоритмов вычисляют значение V = -, затем, подав значение V на адресный вход блока памяти, на выходе получают значение функции z = arccos Ч.
При малых значениях выходных уг- 35 лов, что соответствует значениям V близким к единице, из-за высокой чувствительности функции z = arccos Ч в этой области устройство обладает значительной инструментальной погреш- 40 ностью, для снижения которой необходимо увеличивать входную разрядную сетку блока памяти.
Искусственным алгоритмическим способом можно обеспечить требуемую точ- 45 ность вычисления без увеличения затрат аппаратуры.
Представляют значение
V = у/х (1) в виде 50
V =у/х = 1 2 +1 -2 +...+1 -2 + E (2) 1 2
После преобразований получают п-1оя (1- Я 2 ) 1оЕйх 1о8г(х у), (4)
Так как ЕЕ(0; 2, то
1орг(1 & 2 ) (J -1; 0) °
Обозначают ш = -log (1 — E 2"), тогда п +ш = log х — log (õ — у), (5) где n = 0,1,2...,;
Осm4,1 °
Таким образом, у числа и+ш n— его целая часть, а ш — дробная.
Если m однозначно зависит от E правая часть выражения (5) насет полную информацию о числе V.
Подавая на адресный вход блока ПЗУ не число V арезультат вычисления выражения (5), можно сократить входную разрядную сетку блока памяти, так как при этом не требуется подавать значительное количество "1", а информацию о количестве "1" снимать с целой части результата вычисления выражения (5).
Работа устройства описывается следующими математическими соотношениями: (= log J x1;
4 =1х! — I у(;
a = log 4
Я = - 1 ° (6)
z = arccos(1 - 2 ), если ху) 0;
z = 180 — areas(1-2 +), еслиху (О.
Устройство работает следующим образом.
Входные числа Х и у, поступающие по входам 1 и 2, заносятся соответственно в первый 3 и второй 4 регистры по сигналам тактового входа 5 устройства. Число у с выхода первого регистра
3 поступает на вход первого 7 сдвигателя, а число у с выхода второго регистра
4 - на вход второго сдвигателя 8. Старшие разряды числа х поступают на вход шифратора б, на выходе которого образуется двоичный параллельный код номера старшего значащего разряда числа управляющий работой сдвигателей 7 и 8.
Количество 1 старших разрядов числа у, поступающих на вход приоритетного шифратора, выбирается из соотношения
1=n-k+1, (7) 13056 где n — разрядность числа;
k — минимальное количество значащих разрядов числа у, необходимых для достижения заданной точности.
Если количество значащих разрядов числа меньше k, т.е. если на вход шифратора 6 поступают все "0", на выходе шифратора 6 появляется сигнал, поступающий на контрольный выход 16 10 устройства, сигнализирующий о том, что вычисление функции z = arccos у/х производится с точностью меньше заданной.
В сдвигателях 7 и 8 сдвиг осущест- 15 вляется так, чтобы на выходе старшая значащая цифра числа находилась в старшем разряде (за исключением случая, когда 3 или более старшие разряды числа Х являются нулями, при 20 этом сдвиг производится на E разрядов влево).
С выхода первого сдвигателя 7 число разрядностью k поступает на вхед первого логарифмического преобразова- 5 теля 10 и на вход первого вычитателя
9, на другой вход которого поступает число у разрядностью k с выхода второго сдвигателя 8. С выхода первого вычитателя 9 число =.х — у посту- Ю пает на вход второго логарифмического преобразователя i1. Первый 10 и второй 11 логарифмические преобразователи реализуют соответственно функциональные зависимости = 1о8 2 х и
2 q = log . Числа г и 1 поступают на входы второго вы4итателя 12, с выхода которого число М = — поступает на вход младших разрядов адреса блока 13 памяти. Знаковые разряды 40 чисел;х и у поступают на входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14, с выхода которого сигнал поступает на вход старшего разряда адреса блока 13 памяти. 45
Тираж 673
Подписное г. Ужгород, ул. Проектная, 4
Если на вход старшего разряда ад=. реса блока 13 памяти поступает сигнал "Лог. 0", последний реализует следующую функциональную зависимость г = arccos (1 — 2 ), град
Если на вход старшего разряда адреса блока 13 памяти поступает сигнал
ВНИИПИ Заказ 1452/46
Производств.-полиграф. пред-е
71 4
"Лог.1", последний реализует функциональную зависимость
z = 180 — arccos (1 — 2 +), град.
Формула изобретения
Устройство для вычисления функции
z = arccos у/х, содержащее два регистра, два сдвигателя, два вычитателя, причем выходы первого и второго регистров соединены с информационными входами первого и второго сдвигателей, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия за счет вычисления таблично-алгоритмическим методом, в него дополнительно введены шифратор, два логарифмических преобразователя, блок памяти и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем входы первого и второго аргументов устройства соединены с информационными входами первого и второго регистров соответственно, синхронизирующие входы которых соединены стактовым входом устройства, выходы старших разрядов первого регистра соединены с входом шифратора, выходы номера старшего значащего разряда аргумента которого соединены с управляющими входами первого и второго сдвигателей, выходы первого и второго сдвигателей соединены с входами соответственно уменьшаемого и вычитаемого первого вычитателя, выходы первого сдвигателя и первого вычитателя соединены с входами аргументов соответственно первого и второго логарифмических преобразователей, выходы первого и второго логарифмических преобразователей соединены соответственно с входами уменьшаемого и вычитаемого второго вычитателя, выход которого соединен с входами младших разрядов адреса блока памяти, вход старшего разряда адреса которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ
ИПИ, первый и второй входы которого соединены с выходами знаковых разрядов соответственно первого и второго регистров, выход блока памяти соединен с выходом результата устройства, контрольный выход устройства соединен с выходом признака контроля точности вычислений шифратора.
