Устройство для контроля логических устройств

 

Изобретение относится к контрольно-измерительной технике. Цель изобретения - расишрение функциональных возможностей устройства.Устройство содержит формирователь 6 импульсов и блок 4 индикации. Блок 5 контроля определяет четность или нечетность числа единиц в байте информации , сравнивает полученный результат с контрольным разрядом и вьщает сигнал о наличии ошибки на выходе блока 5 контроля. Введение блоков 1 и 2 повторителей, блока 3 памяти, IKRS-триггера 7, резистора 8 и светодиода 9 позволяет устройству запоминать передаваемый и принимаемьй байт в случае возникновения ошибки . Положение Память И позволяет индицировать состояние передаваемого байта, а положение Память П - принимаемого. Визуальное сравнение позволяет определить неисправньй бит. 6 ил. с (Л to ;о о 1C N4 Од HiieJ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)4 G 01 R 31 28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3957842/24-21 (22) 25.09.85 (46) 15,02.87. Бюл. N - 6 (71) Рязанский проектно-технологический институт (72) В.П.Куликов и А.Ю.Пешехонов (53) 621.317.79 (088.8) (56) Авторское свидетельство СССР

Ф 995030, кл. G 01 R 31/28, 1981.

Авторское свидетельство СССР

Р 917144, кл. G 01 R 31/28, 1980. (54) УСТРОЙСТВО ЛПЯ КОНТРОЛЯ ЛОГИЧЕСКИХ УСТРОЙСТВ (57) Изобретение относится к контрольно-измерительной технике, Цель изобретения — расширение функциональных возможностей устройства,Устройство содержит формирователь 6 им„„SU„1290213 А1 пульсов и блок 4 индикации. Блок 5 контроля определяет четность или нечетность числа единиц в байте информации, сравнивает полученный результат с контрольным разрядом и выдает сигнал о наличии ошибки на выходе блока 5 контроля. Введение блоков

1 и 2 повторителей, блока 3 памяти, ПЖ$-триггера 7, резистора 8 и светодиода 9 позволяет устройству запоминать передаваемый и принимаемый байт в случае возникновения ошибки. Положение "Память И" позволяет индицировать состояние передаваемого байта, а положение Память П принимаемого. Визуальное сравнение позволяет определить неисправный бит. 6 ил.

}2902

Изобретение относится к контрольно-измерительной технике и может быть использовано для контроля логических устройств 3ВМ.

Цель изобретения — расширение функциональных возможностей устройства путем контроля правильности передачи байта информации и выявле>}ия неверно переданного бита информации, На фиг. 1 приведена схема устройства на фиг. 2 — схема первого блока повторителей; на фиг. 3 — схема второго блока повторителей; на фиг. 4 — схема блока памяти; на фиг.5 — схема блока индикации, на

15 фиг. б — схема блока контроля.

Устройство (фиг. 1) содержит первый 1 и второй 2 блоки повторителей, блок 3 памяти, блок 4 индикации, блок

5 контроля, формирователь 6 импуль?О сов, например, управляемый одновибратор, IKRS-триггер 7, резистор 8, светодиод 9 и кнопку 10.

Блок 1 повторителей (фиг. 2) со-. держит резисторы 11 — 14, транзистор

15, элемент 16 НЕ, элемент 17 И-НЕ, светодиод 18, повторители 19.1 — 19.9.

Блок 2 повторителей (фиг, 3) содержит повторители 20.1-20.9. 30

Блок памяти (фиг. 4) содержит

IKRS-триггеры 21. 1-21.18.

Блок 4 индикации (фиг. 5) содержит элементы 2И-ЗИЛИ-НЕ 22.1-22„9, переключатель 23, резисторы 24.1

24.9, светодиоды 25.1-25.9.

Блок 5 контроля (фиг. 6) содержит элемент 26 свертки по модулю два,элементы 27-29 2И-НЕ, элементы 30, 31 НЕ.

Входы первого блока 1 повторите- щ лей соединены с первыми входами устройства, выходы — с первыми входами блока 4 индикации и первыми входами блока 3 памяти, выходы которого соединены с соответствующими вторыми входами блока 4 индикации, вторые входы через второй блок 2 повторителей — со BTopbIMH входами устройства, а непосредственно со входами блока 5 контроля, соединенного прямым выходом 50 с третьим входом блока 3 памяти и с

I-входом EKRS-триггера 7, соединенного инвертирующим выходом через последовательно соединенные резистор 8 и светодиод 9 — с шиной питания устрой- 55 ства, непосредственно — с первым входом формирователя 6 импульсов, соединенного вторым входом с инвертирующим выходом блока 5 контроля, выходом с

13 2 четвертым входом блока 3 памяти и с

С-:входсм IKRS- триггера 7,. соединенного R-входом через замыкающие контакты кнопки 10 с общей шиной устройства, а непосредственно — с пятым входом блока 3 памяти.

Устройство работает следующим об— разом.

Если устройство находится в режиме "Пробник", что задается переключателем. 23 в блоке 4 индикации, то информация о состоянии контролируемого байта, поступающего на вход блока

1 повторителей,с выхода последнего поступает на вход блока 4 индикации, Включенное состояние светодиода 25,1 в блоке 4 индикации соответствует единичному состоянию соответствующего i-го бита информации в байте, поступившем на входы блока 1, выключенное — нулевому.

В режиме "Пробник" устройство позволяет наблюцать за изменением логических уровней одновременно в девяти логических цепях, что создает большие удобства при поиске неисправности ЗВМ в потактовом режиме работы.

В режиме контроля передачи информации для выявления исчезновения или возбуждения лишнего бита в передава} емом байте информации от какого-либо источника (передатчика) в приемник неисправность носит сбойный характер (т,е. имеет малую частоту повторения) выходы источника подсоединяют к входам блока 1 повторителей, а выходы приемника — к входам блока 2 повторителей. Выходы блоков 1 и 2 подключены к входам блока 3 памяти, Переключатель 23 в блоке 4 находится в поло>кении. Память И" или "Память н

П . Информация о принимаемом приемником байте поступает с выходов блока 2 повторителей на вход блока 5 контрбля. Блок 5 контроля в случае

1 поступления байта с неисправной четностью (если количество единичных разрядов в байте и контрольном разряде четное) возбуждает на своих выходах сигнал, причем на прямом выходе этот сигнал имеет единичный уровень, на инверсном — нулевой. Перепадом из единицы в нуль с инверсного выхода блока 5 контроля запускается формирователь 6, формирующий импульс, по заднему фронту которого триггер 7 устанавливается в единичное положение, так как íà I-входе триггера 7

1290213 в этот момент находился разрешающий единичный потенциал, поступающий с прямого выхода блока 5 контроля. Одновременно синхронизирующий импульс с выхода формирователя 6 поступает на С-входы триггеров 21.1-21.18 блока 3 памяти (фиг. 4), а так как на первых I-входах триггеров 21. 1-2 1. 18 находится информация о битах и контрольных разрядах источника и приемника, поступающая с выходов блоков 1 и 2 повторителей, а на вторых I-входах триггеров 21. 1-2 1. 18 находится единичный разрешающий уровень с прямого выхода блока 5 контроля, то про- 15 изойдет запоминание передаваемого и принимаемого байтов в блоке 3 памяти. Нулевой потенциал с инверсного выхода триггера 7, заданный через ограничительный резистор 8, вызовет 20 свечение светодиода 9, сигнализирующего о произошедшем сбое. Кроме того, нулевой потенциал с инверсного выхода триггера 7 поступает на вход формирователя 6, запрещая его даль25 нейшую работу. Это необходимо для того, чтобы исключить возможную порчу информации в блоке 3 памяти при появлении на входе блока 2 повторителей последующего байта с неправильной четностью.

Длительность импульса, формируемого формирователем 6, выбрана равной половине длительности импульса тактовой частоты генератора контро- 35 лируемого устройства. Это необходимо для того, чтобы исключить возможное ложное срабатывание триггера 7, так как .информационные биты могут поступать с некоторым фазовым сдвигом. 40

Фазовый сдвиг информационных битов

I может вызвать ложные всплески на вы— ходах блока 5 контроля и соответственно запуск формирователя 6, но опрокидывания триггера 7 не произойдет, 45 так как установка триггера 7 происходит по заднему фронту импульса с формирователя 6, поступающего на Свход триггера 7, а длительность этого импульса больше, чем длительность возможных всплесков. К моменту окончания импульса с формирователя 6 на

I-входе триггера 7 в случае неискаженной передачи информации имеется нулевой запрещающий потенциал и пере -55 ключение триггера 7 не происходит.

Блок 1 повторителей (фиг. 2) содержит повторители 19,1-19.9, которые исключают влияние входных цепей устройства на потенциалы, поступающие с контролируемого логического устройства (с источника информации), а также схему анализа обрыва на резисторах 11 — 14, транзисторе 15, элементе 16 НЕ, элементе 17 И-НЕ и светодиоде 18. Если на вход повторителя 19.1 не поступает никакой потенциал (обрыв), транзистор 15 выключен и на элемент 17 И-НЕ с выхода элемента 16 НЕ поступает высокий уровень, элемент 17 И-НЕ включается и включает через ограничительный резистор 14 светодиод 18. Если на вход повторителя 19.1 поступает логический ноль или единица, то на одном иэ входов элемента 17 И-НЕ имеется логический ноль и светодиод 18 не включается. Вход повторителя 19. 1 может быть подключен к любой точке контролируемого логического устройства для выявления состояния обрыв.

Блок 2 повторителей (фиг ° 3) содержит повторители 20. 1-20.9, для развязки входных цепей устройства и цепей приемника информации контролируемого логического устройства.

Блок 3 памяти (фиг. 4) построен на IKRS-триггерах 21.1-21.18. В триггеры 21.1-21 ° 9 записывается информация источника, а в триггеры 21.10—

21. 18 — информация приемника.

Запись производится при наличии сигнала о сбое, поступающем с формирователя 6 на С-входы триггеров 21.121.18 при наличии разрешения на Квходах, поступающего с прямого выхода блока 5 контроля.

Блок 4 индикации (фиг. 5) с помощью элементов 22.1-22.9 2И-ЗИЛИ-НЕ обеспечивает индикацию светодиодами

25.1-25,9 состояний на входах блока

1, состояний триггеров 21.1-21.9 или триггеров 21.10-21.18 в блоке 3 памяти, в зависимости от положения переключателя 23. Резисторы 24.1-24.9 ограничивают ток светодиодов 25.1-, 25.9.

Блок 5 контроля с помощью элемента 26 определяет четность или нечетность числа единиц в байте информации. Элементы 27 — 31 сравнивают полученный элементом 26 результат с контрольным (девятым) разрядом и выдают сигнал о наличии ошибки на выходы блока 5 ° г29О2 3

Таким образом, устройство способно запоминать передаваемый и принимаемый байт в случае возникновения ошибки, Положение переключателя 23

"Память И" позволяет индицировать состояние передаваемого байта, а положение "Память П" — принимаемого.

Проведя визуальное сравнение, можно определить неисправный бит. Такое состояние устройством сохраняется до тех пор, пока не будет произведен сброс блока 3 памяти и триггера

7 с помощью кнопки 10 "Сброс".

Таким образом, устройство обладает более широкими функциональными возможностями, так как позволяет контролировать одновременно девять информационных цепей, т,е. байт информации, а также запоминать его значение в сбойных ситуациях и выявлять ошибочный бит.

Формула изобретения

Устройство для контроля логических устройств, содержащее формирователь импульсов и блок индикации, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства путем конт— роля правильности передачи байта информации и выявления неверно перецаннсго бита информации, в него введены два блока повторителей, блок памяти, блок контроля, IKRS-триггер, резистор и светодиод, причем входы первого блока повторителей соединены с первыми входами устройства, выходы — с первыми входами блока индикации и первыми входами блока памяти, выходы которого соединены с соответствующими вторыми входами блока индикации, вторые входы через второй блок повторителей — с вторыми входами устройства, а непосредственно с входами блока контроля, соединенного прямым выходом с третьим входом блока памяти и с I-входом IKRS-триггера, соединенного инвертирующим выходом .через последовательно соединенные резистор и светодиод с шиной питания устройства, а непосредственно с первым входом формирователя импульсов, соединенного вторым входом с инвертирующим выходом блока контроля, выходом с четвертым входом блока памяти и с С-входом IKRS-триггера, соединенного R-входом через замыкаю— щие контакты кнопки с общей шиной устройства, а непосредственно — с пятым входом блока памяти.

1290213

1290213

° l

+CIP б

Составитель В.Дворкин

Редактор Н.Горват Техред А.Кравчук Корректор Н, Король

Заказ 7895/41 Тираж 751 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4