Устройство для сложения чисел

Авторы патента:

G06F7/50 - для сложения; для вычитания (G06F 7/49,G06F 7/544- G06F 7/556 имеют преимущество)

Изобретение относится к области вычислительной техники и предназначено для сложения многоразрядных двоичных чисел, представленных в обратном коде. Цель изобретения - повышение быстродействия. Устройство содержит k-разрядные суммирующие блоки , выполненные, например, на базе блоков постоянной памяти и включенные последовательно. На входы этих блоков подаются соотретствутощие операндов и входного переноса. На два дополнительных входа каадого блока памяти подаются знаки входных операндов, а на дополнительном выходестаршего блока формируется знак суммы. 1 ил, 2 табл.

СОЮЗ СОВЕТСНИХ

СОЦИАЛ ИСТИЧЕСНИХ

РЕСГ1УБЛИН (59 4 G 06 F 7/50

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3706816/24-24 (22) 05.03.84 (46) 30. 10.86. Бюл. Ф 40 (72) А.Г. Голев (53) 681 ° 325.5(088.8) (56) Соловьев Г.Н. Арифметические устройства ЭВМ. М.: Энергия, 1978, с. 89, рис. 4-15.

Авторское свидетельство СССР

Р 1179320, кл. G 06 F 7/50, 1984. (54) УСТРОЙСТВО ДЛЯ СЛОЖЕНИЯ ЧИСЕЛ (57) Изобретение относится к области вычислительной техники и предназначено для сложения многоразрядных дво„„Я0„„1 67406 А1 ичных чисел, представленных в обратном коде. Цель изобретения вЂ” повышение быстродействия. Устройство содержит k-разрядные суммирующие блоки, выполненные, например, на базе блоков постоянной памяти и включенные последовательно. На входы этих блоков подаются соответствующие раз ряды операндов и входного переноса.

На два дополнительных входа каждого блока памяти подаются знаки входных операндов, а на дополнительном выходе старшего блока формируется знак суммы. 1 ил, 2 табл.

1267406

Изобретение относится к вычислительной технике и может быть исТаблица 1

1 вЂ” 4 разряды адреса

0 1 2 " 4 5 б 7 8 9 A В С D E F

Адрес

00 00 01 01 02 02 03 03 04 04 05 05 06 06 07 07 08

ОХ 01 02 02 03 03 04 04 05 05 06 06 07 07 08 08 09

02 02 03 03 04 04 05 05 06 06 07 07 08 08 09 09 OA

03 03 04 04 05 05 06 06 07 07 08 08 09 09 ОА ОА ОВ

04 04 05 05 06 06 07 07 08 08 09 09 OA OA ОВ ОВ ОС

05 05 06 06 07 07 08 08 09 09 ОА OA ОВ OB ОС ОС OD

06 06 07 07 08 08 09 09 ОА OA ОВ ОВ ОС ОС ÎD ÎD ОЕ

07 07 08 08 09 09 OA

08 07 08 06 07 05 06

OA ОВ 03 ОС ОС OD OD ОЕ ОЕ OF

04 05 03 04 02 ОЗ 01 02 00 01

09 08 09 07 08 06 07 05 06 04 05 03 04 О? 03 01 02 пользовано при построении специализированных вычислительных устройств, например для медицинских электронных

5 диагностических систем., Цель изобретения - повьш ение быстродействия.

На чертеже приведена структурная l0 схема устройства для сложения чисел. устройство для сложения чисел содержит табличные суммирующие блоки 1, которые могут быть выполнены, например, путем программирования блоков

15 постоянной памяти, вход 2 первого операнда, вход 3 второго операнда, входы 4 и 5 знаков операндов, выход

6 суммы и выход 7 знака суммы. Каждый блок 1 кроме 2.к входов (операн20 дов) и выходов суммы содержит также (2к +1)-й вход 8 (переноса), (к+1) -й выход 9 суммы (переноса), (к +2)-й и (К +3)-й входы 10 и 11, которые соединены с входами 4 и 5

25 устройства, а старший (п-й) блок 1 содержит также (к +2)-й выход 12 суммы (знака).

Данное устройство осуществляет сложение чисел со знаками, представленных в обратном двоичном коде. При этом соответствующие входы блоков

1 рассматриваются как разряцы адреса блоков постоянной памяти. При реализации трехразрядных блоков 1 в соответствии с табл. 1 (программирование блока постоянной памяти, реализующего старший табличный суммирующий блок для k=3) и табл. 2 (программирование блока постоянной памяти для реализации остальных табличных суммирующих блоков), первый разряд адреса является входом 8, разряды с второго по четвертый вЂ” входами первого операнда, разряды с пятого о седьмойвЂ” входами второгс операнда и разряды восьмой и девятый вЂ” входами знаков первого и второго операндов. Старший разряд выхода блока 1 является выходом 9. В и-м блоке 1 четвертый разряд выхода является выходом 12.

Работа устройства основана на считывании из блока постоянной памяти, реализующего блок 1, кода суммы переноса по адресу, сформированному разрядами операндов, их знаками и входным переносом. При этом на все возможные коды операндов переноса в блоке предусматривается соответствующее значение результата, построенное в соответствии с правилами сложения чисел в обратном коде. Возникающий в результате сложения цикли-.-ческий перенос поступает с выхода 9 старшего блока 1 на вход 8 младшего блока 1.

126 7406

Продолжение табл. 1

1 вЂ” 4 разряды адреса

6 7 8 9 А В С D Е

Адрес

О 1 2 3 4 5 P

ОС ОВ ОС OA ОВ 09 ОА

08 09 07 08 06 07 05 06 04 05

ОС OD OB OC ОА 0В

5-9 OD разряды ОЕ ад реса OF

09 ОА 08 09 07 08

06 07 05 06

07 08 06 07

OD OE ОС OD OB OC OA ОВ 09 ОА 08 09

OE OF 0D- OE ОС OD ОВ OC OA OB 09 OA 08 09 07 08

10 07 08 08 09 09. OA ОА ОВ OB OC OC OD OD ОЕ ОЕ OF

11 06 07 07 08 08 09 09 OA

ОА ОВ ОВ ОС ОС OD OD ОЕ

12 05 06 .06 07 07 08 08 09 09 OA ОА ÎB ОВ ОС ОС OD

13 04 05 05 06 06 07 07 08 08 09 09 OA ОА ОВ OB ОС

14 03 04 04 05 05 06 06 07 07 08 08 09 09 ОА ОА ОВ

15 02 03 03 04 04 05 05 06 06 07 07 08 08 09 09 OA

16 01 02 02 03 03 04 04 05 05 06 06 07 07 08 08 09

17 00 01 01 02 02 03 03 04 04 05 05 06 06 07 07 08

18 ОЕ OF OD OE ОС OD OB OC OA OB 09 ОА 08 09 07 08

19 OD OE ОС OD ОВ ОС ОА OB 09 OA 08 09 07 08 06 07

1А OC OD OB ОС OA OB 09 OA 08 09 07 08 06 07 05 06

1В ОВ OC ОА OB 09 OA 08 09 07 08 06 07 05 06 04 05

1С ОА OB 09 OA 08 09 07 08 Об 07 05 06 04 05 03 04

1D 09 ОА 08 09 07 08 06 07 05 06 04 05 03

04,02 03 с

03 01 02

1Е 08 09 07 08 06 07 05 .06 04 05 03 04 02

1F 07 -08 06 07 05 06 04 05 03 04 02 03 01 02 00 01

ОА 09 ÎA 08 09 07 08 06 07 05 Об 04 05 03 04 02 03

ОВ ОА ОВ 09 ОА 08 09 07 08 06 07 05 06 04 05 03 04

l 267406

Та блица 2

1 вЂ” 4 разряды адреса ! Г1

Адрес 1 7 Í

1 l

0 1 2 3 4 разряды ад реса

08 12 13 11 12 l0 11 OF 10 ОЕ OP ÎD OF ОС ÎD 08 ОС

ОС 13 14 12 13 11 12 10 l1 OF l0 OE OF OD ОЕ OC OD

OD 14 15 13 14 12 l3 11 12 10 l1 OF 10 ОЕ OF OD ОЕ

13 11 12 10 11 OF 10 ОЕ OP

14 12

ОЕ 15 16 14 15 13

0F 16 17 15 16 14 15 13 14 12 13 11 12 10 11 OF 10

10 ÎF 10 10 11 11 12 12 13 13 14 14 15 15 16 16 17

11 OP ÎF ОГ 10 10 11 11 12 12 13 13 14 14 15 15 16

12 OD ÎE ОЕ ОЕ ОЕ 10 10 11 11 12 12 13 13 14 14 15

13 ОС OD ОР OR OE ÎF ÎF 10 10 " 1 11 12 12 13 13 14

14 OB OC OC OD OD QE OE ÎF OP 10 10 11 11 12 12 13

15 OA ОВ ОВ OC ОС OD OD ÎE ОЕ ÎF OF 10 10 11 11 12

16 09 OA ОА 08 08 ОС OC OD ÎD OE ÎE ÎF OF 10 10 11

17 08 09 09 ОА ОА 08 08 OC ОС OD ÎD OE OE ÎF OF 10

18 1Е 1F 1D 1Е 1С 1D 18 1С 1А 18 l9 1А 18 19 17 18

19 1Р 1Е 1С 1Р 18 1С IA 18 19 1А 18 19 17 18 16 i 7

00 00 01 01 02 02 03 03 04 04 05 05 06 06 07 07 08

01 01 02 02 03 03 04 04 05 05 Об 06 07 07 08 08 09

02 02 ОЗ 03 04 04 05 05 06 06 07 07 08 08 09 09 ÎA

03 03 04 04 05 05 06 06 07 07 08 08 09 09 OA ОА ОВ

04 04. 05 05 06 06 07 07 08 08 09 09 OA ОА OB OB ОС 05 05 06 06 07 07 08 08 09 09 OA OA 08 08 ОС ОС OD

06 06 О? 07 08 08 09 09 ОА ОА 08 08 OC OC OD OD ОЕ

07 07 08 08 09 09 ОА OA OB 08 OC ОС ÎD OD ОЕ ОЕ OF

08 OF 10 ОЕ OF ÎD ОЕ ÎC OD OB ОС ÎA 08 09 ОА 08 09

09 10 .11 OF 10 OE OF ÎD OE ОС OD ОВ ОС ОА OB 09 OA

5-9 ОА 11 12 10 11 OF 10 ОЕ OP OD ОЕ ОС OD ОВ ОС ОА ОВ

Продолжение табл. 2

1267406

f III t 1 1

Адрес

0 9 А В С D Е Р

1А 1С 1Р 1В 1С IA 1Â 19 1А 18 19 17 18 16 17 15 16

1В 1В 1С 1А 1В 19 1А 18 19 17 18 16 17 15 16 14 15

1С 1А 1В 19 lA 18 19 17 18 16 l7 15 16 14 15 13 14

1D 19 1А 18 19 17 18 16 17 15 16 14 15 13 14 12 13

1Е 18 19 17 18 16 17 15 16 14 15 13 14 12 13 11 12

1F 17 18 16 17 15 16 14 15 13 14 12 13 11 12 10 11

Формула изобретения

Устройство для сложения чисел, содержащее табличные суммирующие

25 блоки, причем входы с первого по к -й, где и -разрядность табличного суммирующего блока, каждого i -ro табличного суммирующего блока, где )= вЂ” 1,...,n соединены соответственно с разрядами с((вЂ” 1) k+1)-го по

К -й входа первого операнда устройства,. а входы с (к +1)-го по 2 8 --й каждого L-го табличного суммирующего блока соединены соответственно с разрядами с ((1 -1) к +1)-го по 35

i K -й входа второго операнда устройства, выходы суммы с первого no k-й каждого -ro табличного суммирующе 1 го блока соединены соответственно с разрядами с ((i-1) K +1)-ro no tY -H выхода, суммы устройства, (к +1)-й выход суммы каждого i- ãî табличного суммирующего блока соединен с (2 К +

+1)-м входом (+1)-ro табличного суммирующего блока, о т л и ч а ющ е е с я тем, что, с целью повьппения быстродействия (2 к +2)-й и (2 +3)-й входы каждого табличного суммирующего блока соединены соответственно с входами знаков первого и второго операндов устройства, (к +1)-й выход суммы и --го табличного суммирующего блока соединен с .(2к +1)-м входом первого табличного суммирующего блока, (w +2)-й выход суммы И -го табличного суммирующего блока соединен с выходом знака суммы устройства.

1267406

Составитель А. Степанов

Техред N.Ходанич

Редактор М. Петрова

Корректор Е. Рошко

Заказ 5775/47

Тираж 671

ВНИИПИ Государственного комитета СССР по делам. изобретений и открытий

113035, Москва,, Ж-35,Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Похожие патенты:

Комбинационный сумматор // 1267405

Изобретение относится к вычислительной технике и может найти применение в цифровых устройствах высокого быстродействия

Одноразрядный сумматор // 1265761

Изобретение относится к области вычислительной техники, в частности

Устройство для сложения // 1265760

Изобретение относится к вычислительной технике и представляет собой устойчивое к отказам устройство на нейроподобных элементах

Комбинационный двоичный сумматор-вычитатель // 1264166

Изобретение относится к автоматике и вычислительной технике

Накапливающий сумматор // 1264165

Изобретение относится к цифровой вычислительной технике и может быть использовано в процессорах ЭВМ и устройствах цифровой автоматики

Устройство для суммирования двоичных чисел // 1264164

Изобретение относится к области автоматики и вычислительной техники

Накапливающий сумматор // 1262479

Изобретение относится к цифровой вычислительной техншсе и может быть использовано в процессорах ЭВМ

Устройство для вычитания десятичных чисел // 1262478

Изобретение относится к вычислительной технике и автоматике и может быть использовано, например, в устройствах дистанционного управления при вычитании многоразрядных десятичных чисел в коде 8-4-2-1

Устройство для суммирования последовательных кодов // 1254472

Сумматор-вычитатель // 1251070

Изобретение относится к области вычислительной техники

Способ сложения-вычитания чисел, кодируемых сигналами, и устройство для его осуществления // 2109325

Изобретение относится к автоматике и вычислительной технике и может быть использовано в дискретных автоматах для сложения - вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Сумматор кодов "1 из n" // 2129730

Изобретение относится к цифровой связи, автоматике и вычислительной технике и может быть использовано при реализации параллельных выделителей канальных цифровых сигналов, устройств сигнализации и устройств для подсчета количества единиц в двоичной комбинации

Нейропроцессор, устройство для вычисления функций насыщения, вычислительное устройство и сумматор // 2131145

Вычислительное устройство // 2132083

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении универсальных и специализированных управляющих устройств, а также вычислительных устройств

Способ полного сложения - вычитания чисел, кодируемых сигналами, и устройство для его осуществления // 2132566

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в дискретных автоматах для сложения-вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Способ суммирования чисел // 2145113

Изобретение относится к вычислительной технике, в частности к способам суммирования чисел, и может быть использовано при построении арифметических устройств ЭВМ для повышения их быстродействия

Схема ускоренного переноса (варианты) // 2149443

Изобретение относится к электронике и предназначено для использования в сумматорах чисел в двоичном представлении

Одноразрядный сумматор на моп транзисторах // 2152641

Изобретение относится к вычислительной технике и может быть использовано при проектировании вычислительных узлов в составе специализированных БИС на основе МОП транзисторов

Схема ускоренного переноса (варианты) // 2155371

Реконфигурируемый асинхронный сумматор-умножитель // 2159464

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано в высокоскоростных арифметико-логических устройствах, в том числе для вычисления быстрого преобразования Фурье и сверток по методу Винограда