Устройство для выбора заданного числа повторений двоичных чисел

 

Изобретение относится к вычислительной технике и автоматике и может быть использовано для выбора достоверной информации при обмене информацией между различными устройствами . Целью изобретения является повышение точнрсти работы благодаря обеспечению выбора из любого ряда п чисел, представленных параллельным двоичным кодом m равных между собой значений. Устройство содержит буферный регистр числа, счетчики, триггеры , элементы ИЛИ, запрета, И-НЕ, блок оперативной памяти, мультиплексор адреса оперативной памяти, дешифратор , сдвиговый регистр. В блок оперативной памяти устройства записывается массив чисел, имек1щий m равных чисел..Цикл работы заканчивается после выбора кода числа, записываемого в регистре, m раз. При отсутст§ вии равных чисел устройство автоматически устанавливается в исходное (Л состояние. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (Ю 4 G 06 F 7/02

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ ИОТНРЫТИЙ (21) 3832984/24-24 (22) 29.12.84 (46) 30.10.86. Бюл. Ф 40 (72) В.Ф. Калиниченко (53) 681.3(088.8) (56) Авторское свидетельство СССР

Ф 378842, кл. G 06 F 7/02, 1973.

Патент Великобритании N 1602591 кл. G 4 А, опублик. 11.10.81. (54) УСТРОЙСТВО ДЛЯ ВЫБОРА ЗАДАННОГО

ЧИСЛА ПОВТОРЕНИЙ ДВОИЧНЫХ ЧИСЕЛ (57) Изобретение относится к вычислительной технике и автоматике и может быть использовано для выбора достоверной информации при обмене информацией между различными устройствами. Целью изобретения является

„.SU„„1267402 А1 повышение точности работы благодаря обеспечению выбора из любого ряда и чисел, представленных параллельным двоичным кодом m равных между собой значений. Устройство содержит буферный регистр числа, счетчики, триггеры, элементы ИЛИ, запрета, И-НЕ, блок оперативной памяти, мультиплексор адреса оперативной памяти, дешифратор, сдвиговый регистр. В блок оперативной памяти устройства записыва" ется массив чисел, имеющий m равных чисел..Цикл работы заканчивается после выбора кода числа, записываемого в регистре, ш раз. При отсутстC вии равных чисел устройство автома- у тически устанавливается в исходное состояние. 2 ил.

4 12

Изобретение относится к вь:числительной технике и автоматике и может быть использовано для выбора достоверной информации при обмене информа— цией между различными устройствами.

Цель изобретения — повышение точности работы благодаря обеспечению выбора из любого ряда г чисел, представленных параллельным двоичным кодом rn равных между собой значений.

На фиг. 1 изображена структурная схема устройства; на фиг. 2 — эпюры, поясняющие его работу.

Устройство содержит буферный регистр 1 числа, первый триггер 2, второй счетчик 3, первый счетчик второй триггер 5, первый элемент ИЛИ

6, второй элемент 7 запрета, мультиплексор 8 адреса оперативной памяти, блок 9 оперативной памяти„ дешифратор l0 . первый элемент 11 запрета, вто-, рой элемент ИЛИ 12, третий элемент

ИЛИ l3 элемент И-НЕ 14, четвертый элемент ИЛИ 15, сдвиговый регистр 16.

Устройство для выбора заданного числа повторений работает следующим образом.

Выходным сигналом четвертого эле.мента ИЛИ 15 (фиг. 2е) управляется работа блока 9 оперативной памяти: при лог. "1" на выходе элемента ИЛИ

15 блок 9 оперативной памяти переводится в режим записи, при лог. О"в режим считывания информации, причем для осуществления записи и считывания необходимо на вход управления режимом блока 9 оперативной памяти подать лог. "О". Адрес записи и считывания блока 9 оперативной памяти задается по его адресным входам выходными сигналами мультиплексора

8 и первыми выходами первого счет— чика 4.

В исходном состоянии на. выходе второго триггера 5 (фиг. 2з) и прямом выходе первого триггера 2 (фиг.

2г) лог."О", первый счетчик 4 и сдвиговый регистр 16 установлены в нулевое состояние. На выходах второго счетчика 3, подключенных к вторым информационным входам мультиплексора 8, лог. О", а на выходе переноса счетчика 3 — лог. "1 . Мультиплексор 8 выходным сигналом второго триггера 5 установлен в состояние„ при котором к первым адресным входам блока 9 оперативной памяти, определяющим старшие разряды кода адреса этого блока, подключены выходы регистра

67402

1. Младшие разряды кода адреса блока

9 оперативной памяти задаются по его вторым адресным входам кодом на выходах счетчика 4, установленного в нулевое состояние. На счетный вход второго счетчика 3 поступают импульсы с опорной частотой f0n (фиг. 2б), однако изменение состояний этого счетчика не прои =ходит, так как на

1 входе разрешения этого счетчика, подключенном к вьгходу второго триггера 5, будет лог. "0". Изменение состояний счетчика 3 происходит по заднему фронту импульсов на его счетном входе при наличии сигнала лог. "1" на входе разрешения счета.

Так как на выходе второго триггера 5 и выходах сдвигового регистра

16 лог. "О", то на выходе четвертого элемента ИЛИ 15, а следовательно, и на подключенном к нему входе управления режимом "Запись-считывание" блока 9 оперативной памяти будет лог.

"О". При этом блок 9 находится в режиме считывания, однако для считывания информации необходимо на тактовый вход блока 9 оперативной памяти (вход выбора кристалла) подать сигнал лог. "0". В исходном же состоянии на выходе третьего элемента ИЛИ

13 лог. "0" (так как на выходах триггеров 2 и 5 лог. "О"), на выходе элемента И-liE 14 лог. "1" и независимо от информации, записанной в блоке 9 оперативной памяти по адресу, задаваемому по его адресным входам, на выходе блока 9 будет лог. "О".

Первый счетчик 4 имеет два счетных входа: первый, подключенный к второму выходу счетчика 3, и второй, подключенный к выходу элемента 11. Для работы счетчика 4 необходимо íà его вход начальной установки, соединенный с выходом элемента ИЛИ 6, подать лог. "0", при этом изменение состояний счетчика 4 будет происходить по переднему фронту сигнала на его втором счетном входе при наличии сигнала лог. "1" на первом счетном входе или по отрицательному фронту на первом счетном входе при наличии сигнала лог. О 1 на втором счетном входе.

В исходном состоянии на первом счетном входе счетчика 4 будет лог. "1", на остальных входах — лог. "0". На входе начальной установки сдвигового регистра 16 будет лог. "1", поступающая с инверсного выхода первого триггера 2 через второй элемент ИЛИ:

3 1

12, блокирующая его работу. Изменение состояния сдвигового регистра

16 происходит по переднему фронту импульсов, поступающих на его вход с выхода элемента И-НЕ 14, при наличии сигнала лог. "О" на входе начальной установки.

В процессе работы устройства на его входы 5,... Ь„ поступают коды чисел (фиг. 2а), сопровождаемые тактовым импульсом по входу В . По тактовому импульсу в регистр 1 записывается код входного числа, которйй задает адрес старших разрядов считывания из ячеек блока 9 оперативной памяти. Этим же тактовым импульсом первый триггер 2 устанавливается в состояние, при котором на его прямом выходе будет лог. "1" (фиг. 2г), а на инверсном — лог. "О", что приводит к появленйю на входе начальной установки (R-входе) сдвигового регистра 16 лог. "О". Появление лог.

"1" на прямом выходе триггера 2 раз— решает прохождение импульсов от источника опорной частоты f» через элемент И-НЕ 14 на вход сдвигового регистра 16 и тактовый вход блока 9 оперативной памяти, т.е. разрешается считывание информации из блока 9 оперативной памяти. Длительность положительного полупериода опорной частоты Й,„ определяет время наличия сигнала лог. "0" на тактовом входе блока оперативной памяти и должна быть достаточной для считывания достоверной информации из блока 9. Эта длительность должна быть не менее суммы времен задержки сигнала в регистре 1, мультиплексоре 8 и собственно времени считывания блока 9 оперативной памяти. В исходном состоянии по всем адресам блока 9 оперативной памяти записаны лог. "О". Поэтому информация на выходе блока 9 не изменится, а по положительному фронту импульса на входе сдвигового регистра 16 (фиг. 2д) на выходе перво.го разряда этого регистра, а следоваI тельно, и на выходе четвертого элемента ИЛИ 15 (фиг. 2е) появится лог. 1. Этим сигналом блок 9 оперативной памяти переводится в режим записи. При этом в ячейку блока 9 оперативной памяти, старшие разряды которой задаются выходным кодом регистра 1 (т.е. кодом входного числа), а младшие — выходным кодом первого счетчика 4 (который уста267402 4

ЗО

55 новлен в нулевое состояние), записывается лог. "1" (так как на информационном входе блока 9, подключенном к прямому выходу первого триггера 2 будет лог. "1"). По следующему положительному фронту на входе сдвигового регистра 16 он переходит в состояние, характеризующееся выходным кодом 10, т.е. на выходе второго разряда этого регистра появляется лог. "1", поступающая на тактовый вход второго триггера 5. Однако состояние этого триггера не изменяется, так как на информационный вход этого триггера подается лог. "О с выхода дешифратора 10. Сигналом лог.

"1" с выхода второго разряда регистра 16 через элемент ИЛИ 6 первый триггер 2 по входу установки лог.

"О" устанавливается в исходное состояние, что приводит к появлению лог. "1" на инверсном выходе этого триггера и установке сдвигового регистра 16 в нулевое состояние.

С приходом следующего кода числа, сопровождаемого тактовым импульсом, код этого числа записывается в регистр 1, а первый триггер 2 устанавливается в состояние, при котором на его прямом выходе будет лог."1", что приводит к считыванию информации из ячейки блока оперативной памяти, старшие разряды адреса которой определяются кодом поступившего числа, а младшие — выходным кодом первого счетчика 4, который установлен в состоянии 000. Если код входного числа повторился, то в ячейке по этому адресу записана лог. "1", т.е. на выходе блока оперативной памяти будет лог. "1" (фиг. 2ж) и на выходе первого элемента 11 запрета по отрицательному фронту сигнала опорной частоты, поступающего на инверсный вход этого элемента, появится лог. "1 (фиг. 2и), поступающая на второй счетный вход первого счетчика 4 и через второй элемент ИЛИ 12 — на вход начальной установки сдвигового

t регистра 16. В результате код на первых выходах первого счетчика 4 станет равным 001, а состояние регистра

16 не изменится. По следующему периоду опорной частоты (при появлении сигнала лог. "0" на первом входе блока 9 оперативной памяти) будут считываться данные по адресу, старшие pas- ряды которого определяются выходным кодом ранее поступившего числа, запи02 Ь а на его тьктовыи вход разрешается прохождение импульсов от источника опорной частоты через элемент И-НЕ

14. Счетчики 3 и 4 работают в режиме счета, при этом изменение состояний счетчика 4 происходит при появ,пении импульса на выходе переноса счетчика 3. Это приводит к последовательному измененио адресов блока 9 и записи во все . ячейки блока 9 оперативной памяти сигнала лог. "0", поступающего на информационный вход блока 9 с прямого выхода .тр -repa 2.

Изменение адресных кодов блока 9 будет осуществляться с частотой, определяемой сигналом опорной частоты, при этом длительность положительного полупериода опорной частоты должна быть не менее времени цикла записи блока 9, а длительность отрицательного полупериода, во время которого на тактовом входе блока 9 будет лог.

"1", должна быть достаточной для формирования адресного кода.

После записи па всем адресам блока 9 на выходе переноса первого счетчика 4 появляется сигнал лог. "1" (фиг. 2л?, устанавливающий второй триггер 5 по его входу установки лог. "0" (Ii -входу? в состояние лог. "0", при этом через элемент

ИЛИ 6 счетчик 4 по входу начальной установки такх(е установится в нуле, вое состояние, т.е. устройство вернется в исходное состояние.

Если же из всего массива B u чисел не будет зафиксировано m равных между собои значений, то сигналом, поступаюпп(м по входу начальной установки, второй триггер 5 по его второму входу (Б-входу} устанавливается в состояние лог. "1", а первый триггер 2 и второй счетчик 4 в исходное состояние, и происходит установка устройства в исходное состояние.

Устройства для выбора заданного числа повторений двоичных чисел, содержащее блок оперативной памяти, первый счетчик, второй счетчик, о тл и ч а ю ъ е е с я тем, что, с целью упрощения, в него введены буферный регистр числа, .мультиплексор адреса оперативной памяти, первый, второй, третий и четвертый элементы ИЛИ, дешифратор, первьй и второй триггеры, 5 12674 санного в регистре 1, а младшие — выходным кодом первого счет-гика 4, равным 001. По этому адресу в блоке 9 в исходном состоянии был записан лог. 0", поэтому по следующему положительному фронту импульса, пос5 тупающему на счетный вход регистра

16, последний переходит в состояние, при котором на выходе его пер:ваго разряда будет лог. "1", Выходным сигналом первого разряда регистра 16 блок оперативной памяти переводится в режим записи и в него по адресу, определяемому кодами на выходах регистра 1 и счетчика 4, записывается лаг. " i", после чего первый триггер

2 и регистр 16 устанавливаются в исходное состояние аналогично описанному. При этом выходным сигналом первого элемента ИЛИ 6 первый счетчик 4

20 по входу начальной установки также устанавливается в исходное состояние.

При поступлении кода числа, отличного от предыдущих, лог. 1 1 запишется в ячейку блока 9 оперативной памяти, старшие разрядь которого равны коду этого числа, а младшие равны 000.

Если кад числа. повторяется М. раз (для случая, показанного на фиг.2, >гп = Э), то после п1 -го повторения кода первый счетчик 4 установится в состояние, при катаром на выходе дешифратора 10„ а следовательно, и на выходе элемента 7 запрета паяпитсч лог. " .1" (фиг. 2к?, что свидетель- "-5 ствует о повтареьии када числа, записанного в регистре 1, (и раз.

После эта3 о при у(тановке pei nñ÷ = ра 16 в состояние, при котором на Я его втором выходе, подключенном к тактовому входу триггера 5 появится

1, первый первь|й гер 2 устанавливаетсн в исходное состояние, а триггер 5, на информационном входе которого лог. 1 с выхода и . 45 дешифратора 10, устанавливается в состояние лог. "1" (фиг. 2з?, что блокирует прохождение сигнала лог.

"1" с выхода дешифратора 10 через элемент 7 запрета и разрешает ра50 боту второго счетчика ". Мультиплексор 8 устанавливается в состояние, при котором г(первым адресным входам блока 9 оперативной памяти подключаются выходы второго счетчика 3. Так как на выходе второго триггера 5 лог. "1", то через элемент ИЛИ 1 блок 9 переводится в режим записи.

Формула изобретения

7 12 первый и второй элементы запрета, сдвиговый регистр, элемент И-НЕ, причем группа информационных входов устройства сбединена с группой информационных входов буферного регистра числа, а тактовый вход устройства подключен к входу записи буферного регистра числа и входу установки в

"1"первого триггера, выходы буферного регистра числа подключены к первой группе информационных входов мультиплексора, вторая группа информационных входов которого соединена с выходами разрядов второго счетчика, выход переноса второго счетчика подключен к первому счетному входу первого счетчика, второй счетный вход которого соединен с выходом первого элемента запрета, выходы мультиплексора соединены с первой группой адресных входов блока оперативной памяти, вторая группа адресных входов которого подключена к выходам разрядов первого счетчика и входам дешифратора, выход дешифратора подключен к информационному входу второго триггера и входу второго элемента запрета, выход второго элемента запрета является выходом устройства, счетный вход второго счетчика, первый вход элемента И-НЕ, инверсный вход первого элемента запрета подключены к входу сигнала опорной частоты устройства, прямой вход первого элемента запрета соединен с выходом блока оперативной памяти, выход первого элемента запрета подключен к первому входу второго элемента ИЛИ, вто67402 8 рой вход которого йодключен к инверсному выходу первого триггера> прямой выход которого подключен к информационному входу блока оперативной

5 памяти и первому входу третьего элемента ИЛИ, выход которого соединен с вторым входом элемента И-НЕ, выход элемента И-НЕ соединен с тактовым входом блока оперативной памяти и входом управления сдвигом сдвигового регистра, вход начальной установки которого подключен к выходу второго элемента ИЛИ, выход первогоразряда сдвигового регистра подключен к первому входу четвертого элемента ИЛИ, второй вход которого соединен с выходом второго триггера, инверсным входом второго элемента запрета, входом разрешения счета второIo счетчика, управляющим входом мультиплексора и вторым входом третьего элемента ИЛИ, выход четвертого элемента ИЛИ подключен к входу управления режимом блока оперативной памя25 ти,.выход второго разряда сдвигового регистра подключен к первому входу первого элемента ИЛИ и к тактовому входу второго триггера, вход установки в "0" которого соединен с выходом переноса первого счетчика и вторым входом первого элемента ИЛИ, вход установки в "1" второго триггера соединен с третьим входом первого элемента ИЛИ и входом начальной

35 установки устройства, выход первого элемента ИЛИ соединен с входами установки в"0" первого триггера и первого счетчика.

1267402 л) Составитель В. Журавлев

Техред М.Ходаиич Корректор Е. Рошко

Редактор M. Петрова

Заказ 5775/47 Хираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д„ 4/5

Производственно-полиграфическое предприятие,, р д, г Ужго о ул. Проектная, 4