Процессор быстрого преобразования фурье

 

Изобретение относится к специализированным , вычислительным устройствам цифровой обработки сигналов, ис .пользующим алгоритм быстрого преобразования Фурье, и может быть использовано .л звукои радиолокации, технике связи и других областях. Цель изобретения - упрощение устройства при сокращении основных характеристик по быстродействию. Поставленная цель достигается тем, что процессор имеет в своем составе М вычислительных блоков ( N, N - размер преобразования ) , 2М/3 коммутаторов, (М-1)/3 умножителей и М/Э умножителей на постоянный коэффициент (1-j), блок постоянной памяти и счетчик, при этом каждый вычислительный блок содержит входной и выходной коммутаторы , сумматор, вычитатель и элемент задержки с соответствующими связями. 1 ил. i О) СП со

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1249533

А1 11 4 С 06 F 15/332

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3832920/24-24 (22) 02.01.85 .(46) 07.08.86. Бюл, № 29 (71) Одесский ордена Трудового Красного Знамени политехнический институт (72) В.Л.Евсеев и А.А.Назаренко (53) 68 1.32(088.8) (56) Патент ClllA ¹ 3764848, кл. G 06 F 15/332, 1973.

Авторское свидетельство. СССР № 928362, кл. С 06 F 15/332, 1982. (54) ПРОЦЕССОР БЫСТРОГО ПРЕОБРАЗОВАНИЯ ФУРЬЕ (57) Изобретение относится к специаэ лизированным вычислительным устройствам цифровой обработки сигналов, ис,пользующим алгоритм быстрого преобразования.Фурье, и может быть использовано. в звуко- и радиолокации, технике связи и других областях. Цель изобретения — упрощение устройства при сокращении основных характеристиК по быстродействию. Поставленная цель достигается тем, что процессор имеет в своем составе М вычислительных блоков (M=4og N, N — размер преобразования), 2М/3 коммутаторов, (М-1) /3 умножителей и М/3 умножителей на постоянный коэффициент Г2/2(1-j), блок постоянной памяти и счетчик, при этом каждый вычислительный блок содержит входной и выходной коммутаторы, сумматор, вычитатель и элемент задержки с соответствующими связями. ил.

1249533

Пзобретение относится к специализированным вычислительным устройствам цифровой обработки сит налов, использующим алгоритм быстрого преобразования Фурье (БПФ), может быть использовано в звуко- и радиолокации, в технике связи и телеметрии для анализа биологических и сейсмических сигналов и других областях техники, использующих спектральный и. корреляционный 10 анализ, а также "быструю" свертку.

Цель иэ обретения — упр ощение процессора.

На чертеже приведена функциональная схема процессора быстрого преоб- .15 разования Фурье.

Процессор содержит информационный вход 1 процессора, входной коммутатор 2, элемент 3 задержки, сумматор 4, вычитатель 5, выходной комму- 20 татор 6, коммутатор 7, умножитель 8. на постоянный коэффициент, умножитель 9, блок 10 постоянной памяти, счетчик 11, информационный выход процессора 12. 25

\ (b

М где V =Е: С

P — n-r S=há1.

Ь + или V„=1 7

r =t 3=П+1

2 dp d„, Поворачивающие множитель на умножитель 9 подаются из блока 10. Значение индекса t во всех формулах опреЗО деляется значением с двоичного счетчика 11.

Длина элемента задержки в и-ом каскаде составляет N/2

35 Формула изобр ет ения

Процессор быстрого преобразования

Фурье, содержащий M вычислительных блоков (¹log N,N-размер преобразования), блок постоянной памяти и

40 счетчик, информационный выход которого подключен к адресному входу блока постоянной памяти, а счетный вход счетчика является тактовым входом процессора, причем каждый вычислительный блок содержит входной и выходной коммутаторы, элемент задержки, сумматор и вычитатель, выход которого подключен к первому информационному входу входного коммутатора, первый выход которого подключен к входу элемента задержки, выход которого подключен к первому информационному входу выходного коммутатора, первый выход которого подключен к первому

55 входу вычитателя и первому входу сумматора, выход которого подключен к второму информационному входу выходного коммутатора, второй вход выУстр ой ст в î ра б от а ет сл едующим о б1 разом, На каждый очередной входной отсчет устройство выдает выходной отсчет, при этом операции, выполняемые устройством, однозначно определяются счетчиком 11, работающим синхронно с входными отсчетами. Все операции производятся над комплексными числами, каждый каскад выполняет базовую операцию, описываемую формулами: а +а при d„=O;

И

Ъ =

t а„-а при Й„=1;

t (2",-) mod 2, и-

t=O N-i;X=t+2

r=t-2

n — номер каскада;

N — - размер преобразуемого массива;

N kog N.

Э

Входной коммутатор 2 направляет отсчеты со входа каскада в элемент 3 задержки (будущие ак) либо на вычитатель 5 и сумматор 4 (текущее а ) и одновременно результаты Ь в элемент 3 задержки. Выходной коммутатор 6 направляет на выход каскада хранящиеся в элементе 3 задержки результаты Ь либо результаты с сумматора 4 (текущие bÄ ) и одновременно из элемента 3 задержки (задержанные там а ) на вычитатель 5 и сумматор 4, Коммутаторы 7, стоящие после и-го каскада, выполняют операцию:

-Ъ j при d„d„„=1;

Ь при d д, =0;

Умножители на постоянный коэффициент 8 выполняют операцию:

1 . lT °, е 4 при d,d„„=1;

Ь

b при д, d„,, =О.

Умножители 9 выполняют операцию умножения на поворачивающие множители: ехр (-1п V„), 1249533

Составитель А.Баранов

Редактор С.Патрушева Техред р.Гортвай Корректор С.Шекмар

Заказ 4326/50 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4 читателя соединен с вторым входом сумматора и подключен к второму выходу входного коммутатора, управляющий вход которого соединен с управляющим входом выходного коммутатора и подключен к информационному выходу счетчика, второй информационный вход входного коммутатора первого вычислительного блока является информационным входом процессора, а второй вы- 10 ход выходного коммутатора M-го вычислительного блока является информационным выходом процессора, о т— л и ч а ю шийся тем, что, с целью упрощения, он содержит 2М/3 15 коммутаторов, (М-1)/3 умножителей и М/3 умножителей на постоянный коэффициент, причем второй выход выходного коммутатора i-ro вычислительного блока (1=1,4,7...) подключен к инфор- 20 мационному входу 2(i+2)/3-1-го коммутатора, выход которого подключен к второму информационному входу входного коммутатора (i+1)-го вычислительного блока, второй выход выходно-, го коммутатора которого подключен к информационному входу 2(i+2) /3-ro коммутатора, выход которого подключен к входу (i+2)/3-ro умножителя на постоянный коэффициент, выход которого подключен к второму информационному входу входного коммутатора i+2-го вычислительного блошка, второй выход выходного коммутатора которого,подключен к первому входу (i+2) /3-ro умножйтеля, выход которого подключен к второму информационному входу входного коммутатора i+3-ro вычислительного блока, второй вход 2(i+2)/3-го умножителя подключен к выходу блока постоянной памяти,, а информационный выход счетчика подключен к управляю- . щим входам всех 2М /3 ком-, мутаторов,