Вычислительная система

 

Изобретение относится к вычислительной технике и предназначено для использования в системах для хранения и обработки двоичных кодов. Целью изобретения является повышение быстродействия . Система содержит N однотипных операционных блоков, два дешифратора адреса, группу элементов И и блок приоритета. Данная совокупность признаков позволяет достичь цели изобретения. 5 ил. кэ оо 00 ел со

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК дд 4 G 06 F 15/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМ У СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3637495/24 — 24 (22) 23.08.83 (46) 23.05.86. Бюл. №- 19 (72) В.Д.Козюминский и А.И.Мятликов (53) 681.325(088.8) (56) Микропроцессорные комплекты интегральных схем, состав и структура.

Справочник./Под ред. А.А.Васенкова, В.А.Шахнова. М.: Радио и связь, 1982, рис. 7. 1.

Авторское свидетельство СССР № 479114, кл. С 06 F t5/00, 1974.

Авторское свидетельство СССР

¹ 763804, кл. С 06 F 7/38, 1979

„„ЯО„„1233159 А1 (54) ВЬ ЧИСЛИТЕЛЬНАЯ СИСТЕМА (57) Изобретение относится к вычис— лительной технике и предназначено для использования в системах для хранения и обработки двоичных кодов. Целью изобретения является повышение быстродействия. Система содержит N однотипных операционных блоков, два дешифратора адреса, группу элементов И и блок приоритета. Данная совокупность признаков позволяет достичь цели изобретения. 5 ил.

1 3331 9

Изобретение относится к ньгчис««ительной технике и используется в системах для хранения и обработки двоичных кодов.

Цель изобретения — повышение быст- 5 родействия системы.

На фиг. 1 представлена структурная схема системы; на фиг. 2 — функциональная схема узла формирования ассоциативных признаков; на фиг. 3 блок приоритета; на фиг. 4 — схема одного разряда комбинационного сумматора; на фиг. 5 — объединение отдельных раэрядон комбинационного сумматора.

Система (фиг. 1) содержит N однотипных операционных блоков 1. -1

N первый дешифратор 2 адреса, второй дешифратор 3 адреса, группу элементов

И 4, блок 5 г1риоритета и имеет информационный вход 6, информационный выход 7, вход 8 маски, «зход 9 кода настройки (кода операции), вход 10 синхронизации, входы 11 — 17 кода опе— рации, адресные входы 18 и 19. Опера . ционный блок I содержит комбинационный сумматор 20, регистр 21, первый и второй элементы ИЛИ 22 и 23, первый" третий элементы И 24-26, первую и ,вторую группы элементов И 27 и 28, узел 28 формирования ассоциативных признаков и четвертый элемент И 30.

Входы элемента 22 блока 1 подключены к i-му выходу дешифратора 2, .входу 11, выходам элементов И 24 и 25 « Входы элементов И 27 первой группы подключены к выходу элемента

22 и входу 9 системы, а выходы этих элементов И вЂ” к управляющему входу

40 сумматора 20, выходы которого подключены к входу регистра 21 и информационному входу узла 29. Первый информационный вход сумматора 20 подключен к выходу регистра 21 «л входам элементов И 28 второй группы, а

45 нторой информационный вход сумматора

20 — к информационному входу 6 системы. Синхровход регистра 21 подключен к выходу элемента 30, входы которого подключены к выходу элемента 22 и входу 10 системы. Вход маски узла

29 подключен к входу 8 маски системы, а входы сброса узла 29 — к входу 15 системы и выходу элемента 26, выход узла 29 — к,первому входу .элемента

25 и 1-му входу блока 5, -и ньгход которого подключен к первым входам элемеFfToR 24 и 26 и входу элемента

23, второй вход которого подключен к

1 му вьгходу дешифратора 3. Выход элемента 23 подключен к входам элементов

И 28 второй группы, выходи которых подключены к информационному выходу

7 системы, который подключен также к входам элементов И 4 группы, другие входы которых подключены к входу 16 системы, а выходы — к информационному входу 6 системы, Вторые входы элементов 24-26 подключены к входам 12-14 системы соответственно. Входы дешифраторов 2 и 3 подключены к адресным нходам 18 и 19 системы. Стробирующий вход блока 5 подключен к входу 17 сис.темы.

Узел 29 формирования ассоциативных признаков (фиг. 2) содержит п элементов ИЛИ 31, -31, элемент И 32, образующие коммутатор, элемент ИЛИ 33, триггер 34 и имеет информационный вход 35„-35„, вход 36 -36„маски, первый и второй входы 37 и 38 сброса и выход 39. При этом первые входы элементов 31 -31„ подключены к раз1 рядам информационного входа 35„ -35„, а их вторые входы — к разрядам входа

361 --Зб маски, а выходы — к входам элемента 3?, выход которого подключен к единичному входу триггера 34. Ну левой вход триггера 34 подключен к выходу элемента 33, входы которого подключены к входам 37 и 38 узла, а выход триггера 34 — к выходу 39 узла.

Блок 5 приоритета (фиг. 3) содержит И элементов И 40,-40, элементы

ИЕ 4 1, -41„„, и имеет информационный вход 42,-4?N, стробирующий вход 43 и выходы 44,- 44 . При этом первый вход элемента 40 (i = 1,N) подключен к ! стробирующему входу 43 блока, второй вход элемента 40, — к входу 42, блока, а остальные i — 2 входов элемента

40 (i = 2 N) — к выходам элементов

41, -41.. . входы элементов 41, к входам 42, блока, а выходы члемен— тов «0, -40,„ — к выходам 44 -44, блока приоритета.

Схема комбинационного сумматора 20 может быть построена по любому принципу, Операции, выполняемые сумматором, определяют операции, выполняемые блоками 1 — 1 системы. Например, 1 схема известного разряда комбинационного сумматора (фиг. 4) реализует любые операции типа 71(А,R) + F2(A В), где Г(А,В) — некоторая поразрядная логиче< кая операция над операндами Ли В.

I 3 ) I Ч3

Схема одного ра.!ряда сумматора 20 содержит мультиплексоры 45 и 46, элемент

ИЛИ 47, элемент И 48 и элемент 49 сложения по модулю два и имеет первый информационный вход 50, второй информационный вход 51, вход 52 переноса, управляющие входы 53, выход 54 результата и выход 55 переноса.

Схема и-разрядного сумматора 20 (фиг. 5) включает разряды сумматора 0

56, -56„, при этом выходы 54, являются выходами сигнала результата Б 1-го

1 разряда х = 1,и, а выходы 55; — выходами сигнала переноса из i-ro разряда. Кроме того, вход 52; переноса 15

i-ro разряда подключен к выходу 54

1-! переноса (i-1) — го разряда. При обра— ботке чисел в обратных кодах выход

Р„ переноса п-го разряда сумматора подключается к входу 52, переноса 20 первого разряда. При обработке чисел в дополнительных кодах выходы 54 и

i>

52 сумматора не используются .

Функциональные возможности сумматора полностью определяются функци- 25 ональными возможностями одного разря. да (фиг. 4). Реализация в сумматоре

20 операций типа S = F1(А,B)+F2(А,В) достигается тем, что в схеме i ãî разряда (фиг. 4) выходноу сигнал результата S = p (A,B, )i ... а сигнал переноса P = c>L(A» В, ) U

Ч (A., В ) Р,, где о (А,> В ) и

В (А., В ) — логические функции, реализуемые мультиплексорами 45 и 46 со35 ответственно, причем функция d.!А,, .В ) = F1(A, В ) Я F2(A В, ), а функция 9 (А,, В ) = Г1 (А,, В ) Q+F2(A{ >

В ). Возможность реализации мультиплексором логических функций вытека- 4О ет из логического выражения мультиплексора, например, для мультиплексора 45 можно записать жением. где (RG. ) — содержимое регистра 21

i — го блока;

aI ) — информация на входе 6 системы; некоторая операция, выполняемая сумматором 20.

Для реализации этого режима на вход дешифратора 2 подается адрес А = i (на вход 16), на вход 6 — двоичная

cd(A.,В ) =А, В U,Ч А В. U,VA В,Д Ч

1 З (i) где А, и В, — сигналы, подаваемые на информационные входы

50 и 51 мультиплексора, 0

U, -U — сигналы настройки, подаваемые на. управляющие входы 53 мульти— плексора.

Так как при настройке схемы сигналы 55

U, -U принимают нулевое или единичное значение в зависимости от реализуемой функции, то логическое выраже н!н (1) Wпрощ 1! тся . Ilа !(р!! !! I> > !!!)и

0 = U, = О и tr, = И = 1 !!! (1) получим {A,В ) = А В V A Р

1> i 1 2 1

Для реализации в сумма то ре 20, выполненном в соответствии с фиг. 4 и 5, операции S = F1(A,Â) + F2(A,В) необходимо найти значения функций

:с и d, реализуемых мультиплексорами

45 и 46 соответственно при всех наборах их аргументов, и подать эти значения на соответствующие входы настройки мультиплексоров. Например, пусть требуется выполнить операцию

S = А + В. Тогда F1(A,B) =А, à F2(A B)=

=В. Для нахождения логических функций ь (А,, В, ) и Р (А,, В, ), реализуемых соответственно мультиплексорами 45 и 46 i ãî разряда (i = 1,п) при выполнении в сумматоре заданной операции, составляют таблицу истинности требуемой операции для i-го разряда без учета сигналов. переноса P из

1-! (i-1)-ro разряда.

А В F1 F2 F1 + F2 () 0 0 1 0 1

0 1 0 0 0 0

1 0 1 1 1 0

1 1 0 0 1

Для настройки мультиплексоров необходимо значения 0 и 1 логических функ-. ций с и р подать на соответствующие входы 53.

Вычислительная система может работать в нескольких режимах.

Режим 1. Операции выполняются в

i-ом блоке 1 в соответствии с выра<к G. >:=<К G. >»(1 > 1

1 бх

1233159 информация ?ь„, на вход 9 сумматора код настройки U, соответствующий опе рации « . Сигналы на остальных входах системы равны нулю. Операция выполняется только в том блоке вход элемента 22 которого подключен к возбуждаемому выходу дешифратора 2, что определяется кодом А = i, поступающим на вход дешифратора 2, По аиг — 10 налу синхронизации С, подаваемому на вход 10, производится запись результата операции в регистр 21 i-го блока 1.

Режим 2. Операция выполняется в

i-ом блоке 1 в соответствии с выражением сК G.>: =CR C >«-(К G >, J

2О где — содержимое регистра 21

Ю

j -ro блока, В отличие от предыдущего режима работы в этом режиме входная информа1ция З „ на вход 6 не подается, а на вход 19 подается код,адреса А на вход 16 — сигнал U = 1. В этом г режиме сигналы с вьгхода регистра 21

j-ro блока, номер которого определен адресом А,, поступают через группу элементов 28, открытых сигналом с выхода дешифратора 3, на выход 7 системы и через группу элемеHTOEI 4, открытых сигналом U, — на вход 6, что обеспечивает подключение выходов регистра 21 j-ro блока 1 к входам сумматора i-ro блока 1.

Режим 3. .Выполняются операции ассоциативного поиска. В этом режиме происходит установка триггера 34. узла

29 тех блоков 1, для которьгх выход40 ные сигналы всех незамаскированных разрядов сумматора 20 равны "1" при выполнении в этих сумматорах любой из операций типа

45 сК С >«<) >, i = t, N.

1 Г1Х

Перед реализацией данного режима производится обнуление триггеров 34 всех блоков 1 сигналом П = 1, подаваемым на вход 15 системы. На вход 9 подается код U выбора операции, выполняемой в сумматоре 20, на вход 6— код .1 „, на вход 11 — сигнал U = 1.

В результате действия сигнала U открыты элементы 27 и 30 блоков 1 независимо от кода адреса А, и код U выбора операции поступает одновременно на входы кода операции сумматоров всех блоков 1 и н сумматорах

20 выполняется операция сR С;> +

-x- 3,,>, i = 1, N.

Результат этой операции с выхода каждого сумматора 20 поступает на входы 35„-35„, элементов ИЛИ узла 29.

Если при этом во всех разрядах сигналы равны "1", то на выходе элемента 32 узла 29 появляется сигнал

"1", который устанавливает триггер 34 в единичное состояние. Если требуется проверить не все разряды сумматора 20 на равенстно их "1", то в этом случае на вход 8 подается код маски в котором для проверяемых разрядон сигнал .ранен "0", а для маскируемых разрядов — "1". В режиме ассоциативного поиска сигнал синхронизации С на вход 10 не подается °

Ре;ким 4. Режим ассоциативной обработки. Этот режим может выполняться только после режима 3 (ассоциативного неиска). Обработка производится во всех блоках, в которых триггер 34 узла 29 находится в единичном состоянии, и выполняется н соответствии с выражением сК G CR С > «- с I >.

1 1 Ьх

Вынолне н ие операций производится так же, как н режиме 1, но адрес A,=О, а. сигнал"U на входе 12 равен "1".

Если в этом режиме сигнал А, то обработка в i-ом блоке 1 выполняется независимо от состояния триггера 34 i-"o блока 1 °

Режим 5. Режим ассоциативной приоритетной обработки. Обработка выполняется так же, как и в примере 4, но сигнал U,, = О, а сигнал U„. на входе

13 ранен "1". Сигнал U на входе 17 также равен " 1", Блок 5 приоритета определя т старший по приоритету блок

1 (i = 1,N), в котором триггер 34 находится в единичном состоянии. Под действием сигнала П = l на выходе блока 5 появляется сигнал, определяющий старший по приоритету блок 1, н котором на выходе триггера 34 присутствует "1". Зтот сигнал через элементы 24 (так как U„ 1) соответствующего блока 1 и элемент 22 открывает элементы 27 и ЗО. В результате только в выбранном блоке 1 обеспечиваются выполнение н сумматоре 20 требуемой операции и запись результата по сигналу С в регистр 21. По окончании данного режима при необходимости обнуляется по сигналу U =1

5 (подается на вход 14) триггер 34 блока 1, определяемого блоком 5. В этом случае одновременно с сигналом U

5 подается сигнал Б

Режим 6. Режим обработки с выполнением операций в соответствии с выражением : = (R G. >w(R G > c

1 1 J приоритетным ассоциативным выбором

CR G.>. Режим выполняется после режиJ ма 3. В данном режиме на вход 18 поступает код адреса А, = i и подаются сигнальг У, = 1, Б, = О, U = 1, = О. Сигнал приоритетной выборки,!5 с выхода j блока 5 через элемент 23 открывает элементы 28 группы и ггодключает регистр 21 j -го блока

К выходу 7 системы, который, в свою очередь, подключен по сигналу U = 1 20

1 через элементы группы 4 к входу 6, откуда информация поступает на обработку в блок 1, адрес которого определен кодом А . По окончании опера1 ции при необходимости сигналом U 25 обнуляется триггер 34 блока 1

Режим 7. Считывание информации из

i-ro блока 1. Считывание информации из i-го блока 1 может быть осушествлено по адресу А = i. В этом случае код А = i подается на вход 19, г в результате чего сигнал на д-ом выходе дешифратора 3 через элемент 23 открывает элементы группы 28 и под35 ключает выходы регистра 21 i-ro блока 1. к выходу 7 системы, откуда

1 и .снимается считываемая информация.

Может быть осуществлено и приоритетное ассоциативное считывание. В этом случае код А = O, а сигнал У = 1.

В результате к выходу 7 подключается регистр 21 блока 1-, номер которого

1 определяется блоком 5. При считывании информации сигнал С на вход 10 синхронизации не подается.

Таким образом, предпагаемая вычислительная система может работать в различных режимах обработки информации, что расширяет ее функциональные

50 возможности и область применения и соответственно повышает быстродействие .

Формула из об ре те ния

Вычислительная система, содержащая

И операционных блоков, каждый из которьгх включает комбинированный сумматор и регистр, информационный вход которого соединен с выходом комбинационного сумматора, о т л и ч а ющ а я с я тем, что, с целью повышения быстродействия она содержит два дешифратора адреса, блок приоритета и группу элементов И, а каждый i -й операционн11Й блок (1 1 ЬЬ! ) допопнительно содержит два элемента ИЛИ, четыре элемента И, две группы элементов И и узел формирования ассоциативных приэ каков,- включающий коммутатор, элемент

И и триггер, установочный вход, вход сброса и выход которого подключены соответственно к выходу коммутатора, выходу элемента ИЛИ и i -му входу блока приоритета, первыгг, вто— рой, третий и четвертый входы и выход первого элемента ИЛИ i -ro операционного блока соединены соответственно с

i — м вьгходом первого дешифратора адреса, входом кода операции системы, выходами первого и второго элементов

И и первыми входами элементов И пер,вой группы i -го операционного блока, информационный и управляющий входы коммутатора и первый и второй входы элемента ИЛИ узла формирования ассоциативных признаков каждого операционного блока подключены соответственно к выходу комбинационного сумматора этого операционного блока, входам-маски и кода операции системы и выходу третьего элемента И того же операционного блока, первые входы первого, второго и третьего элементов И каждого операционного блока соединены с входом кода операции системы, 1-й выход блока приоритета подключен к первому входу второго элемента ИЛИ и вторым входам первого и третьего элементов

И i — го операционного блока, второй вход второго элемента И каждого операционного блока соединен с выходом триггера узла формирования ассоциативных признаков того же операционного блока, первые и вторые входы и выходы элементов И второй группы подключены соответственно к выходу регистра и выходу второго элемента ИЛИ того же операционного блока и информационному выходу системы, второй вход второго элемента ИЛИ i --rn операционного блока соединен с 1-м выходом второго дешифратора адреса, управляющий вход и первый и второй информационные входы комбинационного!

О с умма тора к аждо г о опе ра цио нно го блок» подключены соответсTBpHHo к выходам элементов И первой группы и выходу регистра того яе операционного блока и информационному входу системы, вторые входы элементов И первой группы каждого операционного блока соединены с входом кода операции системы, выход и первый и второй входы четвертого элемента И каждого операционного блока подключены соответственно к синхровходу регистра, нь}холам элеме нтов И первой грут}пьi того же операционного блока и входу синхрониэации систем}}, первые H вто— рые входы и выходы элементов И группы соединены соотвеTственно с входî$1 Kîда операции и информационным выходом системы и вторыми информационными входами комбинационных сумматоров

10 всех операционных блоков, а входы первого и второго дешифраторов адреса подключень} к адресному входу сисгемы.

50 5l

1233159

Корректор Е.Сирохман

Тираж 671

Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж- 5, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Редактор Н, Рогулич

Заказ 2772/51

Составитель Г. Виталиев

Техред О.Сопка