Полный одноразрядный сумматор
Изобретение относится к вычислительной технике. Цель изобретения - уменьшение аппаратурных затрат. Сумматор содержит элемент И-НЕ, выход которого соединен с одними входами обеих схем И первого элемента И-ИЛИ-НЕ, а его входы,являющиеся входами слагаемых , соединены (каждый соответстственно со своим) с другими входами схем И первого элемента И-ИЛИ-НЕ. Новым в сумматоре является то, что выход элемента И-НЕ соединен с одними входами обеих схем И второго элемента И-ИЛИ-НЕ и с одним входом первой схемы И третьего элемента И-ИЛИ-НЕ, Выход первого элемента И-ИЛИ-НЕ соединен с другим входом первой схемы И второго элемента И-ИЛИ-НЕ и с входом второй схемы И третьего элемента И-ИЛИ-НЕ. Вход элемента НЕ является входом переноса из младшего разряда , а «го выход соединен с другим входом второй схемы И второго элемента И-ИЛИ-НЕ и с Д1зугим входом второй схемы И третьего элемента И-ИЛИ-НЕ. Выход второго элемента И-ИЛИ-НЕ, являющийся выходом переноса в старший разряд, соединен с другим входом первой схемы И третьего элемента И-ИЛИ-НЕ, выход которого является выходом суммы. Работа сумматора осуществляется согласно уравс 9 (Л нениям (А, +. Ъ ) + A.BjP. S- А, В, P. (А. + В )Р. . Сум матор может быть реализован в виде логического элемента типа Логика И-120. Возможна реализация сумматора в виде отдельной микросхемы или использование его в.схемах БИС. 1 ил.
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИК 11 4 С 06 F 7/1О
1»»
QОПИСАНИЕ ИЗОБРЕТЕНИЯ
Н А BTOPCHOMY СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (2!) 3660895/24-24 (22) 09.1!.83 (46) 07.05.86. Бюл, ¹ 17 (72) Е.Б.Цидильковский (53) 681.325.5(088.8) (56) Самофалов К.Г, и др. Арифметикологические и управляющие устройства
ЦВМ.-Киев: изд-во КПИ, 1974, с.13, рис.2-6.
Будинский Я.Логические цепи в цифровой технике. -M.:Ñâÿçü, 1977, с.129, рис.5.35б. (54) ПОЛНЫЙ ОДНОРАЗРЯДНЬЙ СУММАТОР (57) Изобретение относится к вычислительной технике. Цель изобретения— уменьшение аппаратурных затрат. Сумматор содержит элемент И-НЕ, выход которого соединен с одними входами обеих схем И первого элемента И-ИЛИ-НЕ, а его входы, являющиеся входами слагаемых, соединены (каждый соответстственно со своим) с другими входами схем И первого элемента И-ИЛИ-НЕ. Новым в сумматоре является то, что выход элемента И-НЕ соединен с одними входами обеих схем И второго элемен„„SU„„1229753 А 1 та И-ИЛИ-НЕ и с одним входом первой схемы И третьего элемента И-ИЛИ-НЕ.
Выход первого элемента И-ИЛИ-НЕ соединен с другим входом первой схемы
И второго элемента И-ИЛИ-НЕ и с входом второй схемы И третьего элемента И-ИЛИ-НЕ. Вход элемента НЕ является входом переноса из младшего разряда, а его выход соединен с другим входом второй схемы И второго элемента И-ИЛИ-НЕ и с другим входом второй схемы И третьего элемента
И-ИЛИ-НЕ. Выход второго элемента И-ИЛИ-НЕ, являющийся выходом переноса в старший разряд, соединен
Я с другим входом первой схемы И третьего элемента И-ИЛИ-НЕ, выход которого является выходом суммы. Работа сумматора осуществляется согласно урав- С нениям Р; = (А; +. В„) A,В; + A,B.P.
Б = А,В Р, + (А, + В )Р.. Сумматор 2 может быть реализован в виде логического элемента типа "Логика И-1 20" .
Возможна реализация сумматора в виде отдельной микросхемы или использова- р ние его в.схемах БИС. 1 ил.
1229753
BHHH(IH Заказ 2450/48 Тираж 671
Подписное
Произв..-полигр. пр-тле, г, Ужгород,. ул. Проектная, 4
Изобретение относится к вычислительной технике и может быть использовано в устройствах дискретной автоматики и вычислительной техники.
Цель изобретения — сокращение аппаратурных затрат.
На чертеже приведена функциональная схема полного одноразрядного сумматора.
Сумматор содержит элемент И-НЕ 1, элементы И-ИЛИ-НЕ 2-4 и элемент HE 5.
Выход элемента И-НЕ 1 соединен с одними входами групп элементов
Ф 15
И-ИЛИ-НЕ 2 и 3 и одним входом первой группы элемента И-ИЛИ--НЕ 4., Входы элемента И-НЕ 1 соединены соответственно с другими входами групп элемента И-ИЛИ-НЕ 2 и являются входами
20 слагаемых А, и В . Выход элемента
1 I
И-ИЛИ-НЕ 2 соединен с другим входом первой группы элемента И-ИЛИ-НЕ 3 и входом второй группы элемента И-ИЛИНЕ 4. Выход элемента HE 5, вход кото25 рого является входом переноса Р,, соединен с другим входом второй группы элемента И-ИЛИ-НЕ 3 и другим входом второй группы элемента И-ИЛИ-НЕ 4.
Выход элемента И-ИЛИ-НЕ 3 является выходом переноса Р, и соединен с вхо1 дом первой группы элемента И-ИЛИ-НЕ 4, выход которого является выходом суммы S;.
Работа сумматора, построенного по З5 приведенной функциональной схеме, осуществляется согласно уравнениям
=(Л +В) ЛB,gAВР
S,=ABPg(A +B)P
Формула изобретения
Полный одноразрядный сумматор, содержащий элемент И-НЕ, элементы
И-ИЛИ-НЕ и элемент НЕ, причем выход элемента И-НЕ соединен с первыми входами первой и второй групп первого элемента И-ИЛИ-НЕ, первый и второй входы элемента И-HE соединены с вторыми входами соответственно первой и второй групп первого элемента ИИЛИ-НЕ, первый и второй входы сумматора соединены с соответствующими входами элемента И-НЕ, о т л и ч аю шийся тем, что, с пелью сокращения аппаратурных затрат, выход элемента И-НЕ соединен с первыми входами первой и второй групп второго элемента И-ИЛИ-НЕ и первым входом первой группы третьего элемента И-ИЛИ-НЕ, первый вход второй группы которого соединен с выходом первого элемента
И-ИЛИ-НЕ и вторым входом первой группы второго элемента И-ИЛИ-НЕ, второй вход второй группы которого соединен с вторым входом второй группы третьего элемента И-ИЛИ-НЕ и выходом элемента НЕ, вход которого подключен к третьему входу сумматора, выход переноса которого подключен к выходу второго элемента И-ИЛИ-НЕ и второму входу первой группы третьего элемента
И-ИЛИ-НЕ, выход которого подключен к выходу суммы сумматора,
