Устройство преобразования кодов

Авторы патента:

H03M7/04 - в двоичной системе счисления

Изобретение относится к вычислительной технике и может быть использовано в устройствах сжатия информации . Цель изобретения - упрощение устройства, j. Устройство содержит два двоичных счетчика 1,2, элемент ИЗ, блок 4 памяти, элемент 5 сравнения и триггер 6. Блок 4 памяти может быть выполнен на ПЗУ, в которое -записаны числа, удовлетворяющие условию: )(,ох )(1-6.):, где к 1,2,.. . 2 - 1; А - количество разрядов выходного кода; & - заданная относительная погрешность представления входных чисел. Счетчик I имеет число разрядов: М-4ЕодХг -1 м. , ,

СОЮЗ СОВЕТСКИХ

РВЛИИЮ

РЕСПУБЛИК

09} И1) 51) Н 03 И 7/04

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ 1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ ф}: .1Щ Ч;,.g где к = 1,2..., 2 - 1;

А вЂ” количество разрядов выходного кода;

6 вЂ” заданная относительная погрешность представ- . ления входных чисел. й=сеоЯ Х141)+1, 1 „„ (21) 3707091/24-24 (22) 05.03.84 ,(46) 07.03.86.Бюл.}} 9 (72) Е.А.Брательский, Л.Г.Натансон и О.А.Тюриков (53) 681.325 (088.8) (56) Авторское свидетельство СССР

11 971061, кл. Н 03 К 13/256, 29.04.81.

Авторское свидетельство СССР

И 1164890, кл. Н 03 М 7/00, 24.07.84. (54) УСТРОЙСТВО .ПРЕОБРАЗОВАНИЯ КОДОВ (57) Изобретение относится к вычислительной технике и может быть использовано в устройствах сжатия информации. Цель изобретения вЂ” упрощение устройства. Устройство содержит два двоичных счетчика 1,2, элемент И 3, блок 4 памяти, элемент 5 сравнения и триггер 6. Блок 4 памяти может быть выполнен на ИЗУ, в которое записаны чисЛа, удовлетворяющие условию:

Х,=ОХ,=((X„,+iФ+ :)l 1 ) Счетчик 1 имеет число разрядов:

1l 12

Изобретение относится к вычислительной технике и может быть исполь зовано в устройствах сжатия информации.

Цель изобретения - упрощение устройства при работе в режиме сжатия информации.

На чертеже представлена функциональная схема устройства.

Устройство преобразования кодов содержит первый и второй двоичные счетчики 1 и 2, элемент И 3, блок 4 памяти, элемент 5 сравнения и триг.гер б, выход которого соединен с

1 . первым входом элемента И 3, выход

;которого подключен к счетному входу второго счетчика 2.

Счетный вход первого счетчика 1 соединен с информационным входом 7 устройства, входы 8 и 9 синхронизации соединены соответственно с одним из входов элемента И 3 и входом установки в "1" триггера б. Выходы счетчика 2 подключены к выходной шине 10 устройства и соответствующим адресным входам блока 4 памяти.

Выходы блока 4 и счетчика 1 соединены соответственно с первыми и вторыми входами элемента 5 сравнения, выход которого подключен к входу установки в "0" триггера 6, входы сброса счетчиков 1 и 2 объединены и подключены к шине 11 сброса.

Блок 4 памяти может быть выполнен на постоянном запоминающем устройстве, в которое записаны числа, удовлетворяющие условию: где к = 1,2,..., 2 вЂ” 1, А - количество разрядов выходного кода (второго счетчика);

О - заданная относительная погрешность представления входных чисел.

Первый счетчик имеет число разрядов

g =((о Х < 1)+1

В обоих выражениях квадратные скобки означают операцию взятия целой части числа.

Устройство преобразования кодов работает следующим образом.

При подаче импульса "Сброс" по шине 11 счетчики 1 и 2 обнуляются, 16830 3 элемент 5 сравнения выдает "1" на вход R -триггера 6. Выход триггера 6 устанавливается в "0", элемент И 3 закрывается. После этого по входу 7 на вход счетчика 1 подаются импульсы и производится их счет„ По первому импульсу счета, поступающему на вход 7, элемент 5 сравнения переходит в состояние "О", После окончания счета в счетчике 1 накапливается число и . Затем по входу 9 на вход 5 триггера 6 подается управляющий импульс. Одновременно на элемент И 3 с входа 8 подаются синхроимпульсы. После воздействия управляющего импульса триггер 6 переходит в состояние "1" и элемент И 3 начинает пропускать синхроимпульсы на вход счетчика 2.

Счетчик 2 начинает считать эти импульсы и выдает последовательно на адресные входы блока 4 памяти и шину li0 устройства числа к, а с информационных выходов блока 4 памяти на элемент 5 сравнения поступают

i соответственно числа Хк, (Команда чтения на вход блока 4 памяти пода- ется постоянно и на чертеже не показана) . Как только очередное число

Х становится равным или больше чисК. ла h элемент 5 сравнения срабатывает и выдает "1", триггер 6 устанавливается в состояние 0 и закрывает элемент И 3.

Таким образом, в счетчике 2 в двоичном коде записан номер того промежутка числовой оси, в котором заключено число h . После считывания информации по шине 10 на вход 8 прекращается подача синхроимпульсов.

При декодировании данных по номеру к определяют число Ук, приближающее число h с погрешностью, не превышающей заданную B . Числа

У находят по формуле

Квадратные скобки означают операцию взятия целой части числа. формула изобретения

Устройство преобразования кодов, содержащее блок памяти, выходы которого подключены к первым входам элемента сравнения,.первый и второй двоичные счетчики, выходы которых

Составитель О.Ревинский

Техред Т.Дубинчак

Редактор Н.Рогулич

Корректор А.Зимокосов.

Заказ 1005/61 Тираж 818

ВНИИПИ Государственного,комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Подписное

Филиал ППП "Патент", r.Óæãîðîä, ул.Проектная, 4

3 1216830 4 соединены соответственно с .вторыми формационным входом устройства, вывходами элемента сравнения и с адрес- ход элемента сравнения подключен к ными входами блока памяти, и триг- входу установки в "0" триггера, гер, выход которого соединен с пер- вход установки в "!" которого соевым входом элемента И, о т л и ч а ю- динен с управлякицим входом устройст щ е е с я тем,что,с целью его уп- ва, вход синхронизации устройства рощения при работе в режиме сжатия подключен к второму входу элеменинформации, входы обнуления двоичных та И выход которого соединен со счетчиков объединены и подключены счетным входом второго двоичного к шине сброса, счетный вход первого !О счетчика, выходы которого соединены двоичного счетчика соединен с ин- с выходной шиной устройства

Изобретение относится к автоматике и вычислительной технике и может быть использовано в измерительных и управляющих системах

Устройство для шифрации крайней единицы в -разрядном двоичном коде // 864289

Устройство для преобразования безызбыточногоs-разрядного двоичного кода в двоичныйv-разрядный /с-вычетный разностный код // 435518

Способ повышения пропускной способности каналасвязи // 433636

Патент 421989 // 421989

Патент 413477 // 413477

Устройство для преобразования двоичного кода в циклический с постоянным числом п единиц из р // 404078

Патент 403057 // 403057

Патент 401993 // 401993

Кодирующее устройство // 341028

Кодирующий времяимпульсный преобразователь // 2141721

Изобретение относится к автоматике и вычислительной технике и может быть использовано для обработки сигналов, представленных в кодовой и широтно-импульсной формах

Времяимпульсный квадратичный преобразователь // 2149449

Изобретение относится к аналоговым вычислительным устройствам и может быть использовано для возведения значения сигнала в степень

Устройство для декодирования двоичных кодов хемминга // 2161369

Изобретение относится к автоматике и вычислительной технике и может быть использовано в аппаратуре передачи данных по каналу с помехами

Способ формирования преобразованных аргументов аналоговых сигналов (0j)i и (0j+1)i сквозного параллельного переноса f( ) для преобразования позиционно-знаковых аргументов аналоговых сигналов ±[nj]f(+/-) в условной "i" зоне минимизации и функциональная структура для его реализации (варианты) // 2420868

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнении арифметических операций суммирования и вычитания в позиционно-знаковых кодах

Способ формирования сквозного последовательного переноса в процедуре логического дифференцирования d/dn позиционных аргументов [mj]f(2n) с учетом их знака для формирования позиционно-знаковой структуры ±[mj]f(+/-)min с минимизированным числом активных в ней аргументов (варианты) // 2420869

Способ активизации аргумента (0j+1 )i аналогового сигнала условно «j+1» разряда и аргумента (0j )i аналогового сигнала условно «j» разряда сквозного последовательного переноса f1,2( )±0 для преобразования структуры позиционно-знаковых аргументов ±[nj]f(+/-) аналоговых сигналов в условной «i» «зоне минимизации» в минимизированную позиционно-знаковую структуру ±[nj]f(+/-)min аналоговых сигналов и функциональная структура для его реализации (варианты русской логики) // 2425441

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических операций суммирования и вычитания в позиционно-знаковых кодах

Функциональная структура процедуры логического дифференцирования d/dn позиционных аргументов [mj]f(2n) с учетом их знака m(±) для формирования позиционно-знаковой структуры ±[mj]f(+/-)min с минимизированным числом активных в ней аргументов (варианты) // 2428738

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств в позиционно-знаковых кодах

Функциональная структура процедуры преобразования позиционных условно отрицательных аргументов «-»[ni]f(2n) в структуру аргументов "дополнительный код" позиционно-знакового формата с применением арифметических аксиом троичной системы счисления f(+1,0,-1) (варианты) // 2429564

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств для выполнения арифметических процедур суммирования позиционных аргументов [ni]f(2n) и [mi]f(2n )

Функциональная структура логико-динамического процесса преобразования позиционных условно отрицательных аргументов «-»[ni]f(2n) в структуру аргументов "дополнительный код" позиционно-знакового формата с применением арифметических аксиом троичной системы счисления f(+1,0,-1) (варианты) // 2429565

Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств и выполнения арифметических процедур суммирования позиционных аргументов «-»[ni]f(2 ) и «+»[mi]f(2 ) с разными знаками

Функциональная структура преобразователя позиционно-знаковых структур аргументов аналоговых сигналов «±»[ni]f(-1\+1,0, +1) "дополнительный код" в позиционную структуру условно отрицательных аргументов аналоговых сигналов «-»[ni]f(2n) с применением арифметических аксиом троичной системы счисления f(+1,0,-1) (варианты) // 2443052

Изобретение относится к вычислительной технике и может быть использовано в системах контроля и управления в совокупности с арифметическими устройствами, которые реализуют различные арифметические процедуры над аргументами, имеющие позиционно-знаковую структуру аргументов аналоговых сигналов «±»[n i]f(-1\+1,0, +1) «дополнительный код», которая должна быть преобразована посредством функциональной структуры ЦАП в аналоговый сигнал управления «±»Ukf([mi ])