Устройство для вычисления логарифмов чисел

СОЮЗ COBETCXHX

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ОПИСАНИЕ ИЗОБРЕТ

К АВТ0РСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГП,4Й (21) 3759497/24-24 (22) 13.04 ° 84 (46) 07.01,86. Вюл. Ф 1 (72) Т.Н.Федоровская, А,В.Шанин и В.И,Горин (53) 681.325(088.8) (56) Авторское свидетельство СССР

11 924705, кл. G 06 F 7/556, 1980.

Авторское свидетельство СССР

В 860067, кл. G 06 F 7/556, 1979, (54)(57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ

ЛОГАРИФМОВ ЧИСЕЛ, содержащее входной регистр, блок постоянной памяти, коммутатор, первый дешифратор, первый элемент ИЛИ, причем информационньй вход входного регистра является вхо— дом аргумента устройства, выходы с первого по (И -2) — и разрядов входного регистра подключены к информационным входам коммутатора, где 1 количество разрядов аргумента, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия,в него введены шифратор, К -1 дешифраИ- l торов, 1 элементов ИЛИ,где

1 — количество разрядов, определяющих максимальный цельй логарифм

„;SU„„03519 A ар г уме нта п о выб ра нно му ос нова нию, элемент задержки, выход которого подключен к входу стробирования адреса блока постоянной памяти, выход которого является выходом результата устройства, выходы i -го и (i +1)-ro разрядов (L = +1,е -1) входного регистра подключены к первому и второму входам j -ro дешифратора (j = 1,к ) соответственно, с первого по третий выходы которого подключены к первому по третий входам

f -rî элемента ИЛИ (P.= 2, К +1) и к входам i -й группы шифратора, выходы которого подключены к входам старших разрядов адреса блока постоянной памяти, входы младших разрядов адреса которого подключены к выходам коммутатора, четвертый выход И -го дешифратора подключен к третьему входу (1ч-1)-го> дешифратора (1ъ= — 2), четвертый выход первого дешифратора подключен к первому входу первого элемента ИЛИ, второй вход которого подключен к выходу второго элемента ИЛИ, выходы первого и с третьего по (К+1)-Й элементов ИЛИ подключены к управляющим входам коммутатора.

12ОЗЗ1У

Чиакс =<с, с y Х"иакс

Отсюда

2 ="а »+"

Изобретение относится к вычислительной технике и может быть использовано для вычисления логарифма .двоичных чисел по произвольному основанию.

Цель изобретения — повышение быстродействия устройства.

На чертеже показана блок-схема устройства для вычисления логарифмов чисел.

Устройстно содержит входной регистр 1, дешифраторы 2, трехвходовые элементы ИДИ 3, двухвходовой элемент ИЛИ 4, шифратор 5, коммутатор 6, блок 7 постоянной памяти и элемент 8 задержки.

Устройство реализует алгоритм вычисления логарифмов двоичных чисел при произвольном основании логарифма в соответствии с выражением

g =Со с,Х, используя следующее пРеобразование:

=Кс, g Х, 1

Pag d где 1 = †. — величина, зависящая от основания логарифма,,X — И -разрядное двоичное число, максимальное значение котоИ рого равно 2 -1; — двоичное Р -разрядное число, \ к<

Число разрядов р выходной величины ч определяется следующим соотношением: или в двоичной форме представления чисел

1-" ч. 1 -Ка н

Р - число разрядов — должна быть

:целой величиной, поэтому

P=> е.>,(к,-к„.1) r., ° де р jgf наибольшее ближайшее к

А целое.

Величина к яредставляется в двоичной форме t -pgspspHI числом,т.е. г )Ьу К, . Логарифмы чисел, 5

25 имеющих одну старшую единицу и. соседних разрядах, отличаются один от другого на величину К . Иинимальное число слов, имеющих различное значение логарифма н пределах от 1 до 1с, определяется Е разрядами.

Начиная с t" — го разряда, число слов, заключенных между -м и (i+13 -м разрядами, будет больше 2", т.е. с увеличением номера разряда нсе большему количеству слов будет соответствовать одно и то же значение логарифма, так как этих значений не больше 2". Используя это свойства и учитывая, что максимальное число различных значений логарифмов опреР деляется величиной 2, можно сделать вывод о том, что н блоке 7 постоянной памяти должно храниться не более 2 р -разрядных слов, при

Р э том можно выделит ь гр уппы слов, имеющих одинаковые значения логарифма.

Устройство работает следующим образом.

На нход входного регистра 1 поступает двоичное -разрядное число, которое записынается по импульсу, поступающему с управляющего входа устройства на управляющий вход регистра 1, Затем информация с выходов регистра 1 парами разрядон поступает на входы дешифраторон 2 и одновременно на информационнь|е нходы коммутатора 6. Каждый дешифратор 2 анализирует соответствующие дна разряда регистра 1, начиная со старших, только в случае отсутствия единиц в анализируемых разрядах предыдущего дешифратора.

Таким образом анализируются на наличие единицы наибольшего веса h — старших разрядон исходного числа.

Число дешифратора соответствует

Я

В случае отсутствия н указанных разрядах единицы на выходе первого дешифратора 2 появляется сигнал, который через двухвходовой элемент ИЛИ 4 поступает на один из управляющих входов коммутатора 6 и тем самым дает разрешение на прохождение через коммутатор б содержимого г. младших разрядов входного слова.

Эти разрядов определяют младшие разряды адреса блока памяти, Каждому значению адреса поставлено в соответствие значение логарифма исходного ччсла. Считывание этого

3 12О значения из блока 7 после формирования адресной части производится по сигналу, поступающему на управляющий вход блока 7 памяти от элемента 8 задержки, который осуществляет задержку на время, равное задержке в комбинационной части устройства

9 формирующей содержимое обеих частей адресного входа блока 7.

При наличии хотя бы одной единицы в старших и — tt разрядах входного слова на одном из выходов соответствующего дешифратора 2 появляется сигнал, который поступает на вход шифратора 5 и одновременно на одноименныи вход соответствующего трехвходового элемента ИЛИ 3. На дешифраторах 2, связанных с более старшими

f! !! нулевыми разрядами, сигналы появляются только на четвертых выходах и дают разрешение на анализ состояния каждого последующего дешифрато— ра 2. При этом дешифраторы 2, связанные с более младшими разрядами регистра 1, не производят анализа состояния связанных с ними разрядов регистра 1, так как на них не поступает соответствующее разрешение.

35 i 0 4

В результате на входе шифратора 5 формируется позиционный код, содержащий в одном из разрядов "1", а в остальньм — "О", который преобразуется шифратором 5 вю-разрядный двоичный код, поступающий на старшие Р— адресные входы блока 7 па мяти, Сигнал с выхода элемента ИЛИ 3 или 4, связанного с дешифратором 2, обнаружившим старшую "ненулевую" группу из двух разрядов, поступает на соответствующий управляющий вход коммутатора 6 и разрешает прохождение на младшие разряды адресного входа блока 7 1 -разрядной части входного числа, следующей за обнаруженной "ненулевой" rpyngg IIOH.

Значение логарифма входного числа считывается из блока 7 по импульсу считывания, поступающему от элемента 8 задержки, в соответствии с адресом, составленным Н! + г разрядами, сформированными указанным способом.