Одноразрядный двоичный кодово-позиционный сумматор трех чисел
Класс 42m, 14
ЛЬ 124704
СССР
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Б. И. Зайцев
КОДОВО-ПОЗИЦИОННЫЙ ОДНОРАЗРЯДНЫЙ ДВОИЧНЫЙ
СУММАТОР ТРЕХ ЧИСЕЛ
Заявлено 8 декабря 1са54 г. за М 461708 26 в Министерство гяаппи остроения и прнборострос1шя СССР
Опубликовано в «Бюллетенс изобретений» М 23 за 1050 г.
Одноразрядные двоичные кодово-позиционные сумматоры трех чисел известны. В подобных устройствах предусмотрены три входа для слагаемых и два выхода для переноса и суммы. Недостатки известных сумматоров заключаются в их малой надежности и высокой стоимости.
В описываемом изобретении указанные недостатки устранены тем, что логические элементы сумматора, состоящие из логических схем «И», «ИЛИ» и «НЕТ», соединены между собой так, что количество используемых вакуумных триодов, полупроводниковых диодов и т. д. значительно уменьшается.
Функциональная схема описываемого сумматора приведена на чертеже.
Сумматор имеет три входа 1. 2, 3 н два выхода 4, 5. Выход 4 используется для переноса, а выход 5 — для суммы. Входные зажимы сумматора соединены с логическими схемами «И» (5) и «ИЛИ» (7). Логические схемы «И» соединены с входами сумматора попарно тремя различными комбинациями. Выходы схем 6 связаны с логической схемой
«ИЛИ» (о ), вырабатывающей код переноса, Выходом 5 суммы с,..tóæèò логическая схема «ИЛИ» (9), которая связана через логические схемы
«И» (10 и 11) с входными зажимами сумматора и со схемой «НЕТ» (12).
Указанное соединение элементов сумматора обеспечивает сложение трех одноразрядных чисел, представленных в двоичной системе счисления с выдачей результата сложения в той?l Предмет изобретения Комитет по делам изобретений и открытий при Совете Министров СССР Редактор Н. С. Кутафина Гр, 174 Подп. к печ. 2 XII-59 г. Тираж 470 Цена 25 коп. Информационно-издательский отдел. Объем 0,17 и, л. Зак. 10180 Типография Комитета по делам изобретений и открытий при Совете Министров СССР Москва, Петровка, 14. Кодово-позиционный одноразрядный двоичный сумматор трех чисел, имеющий три входа для слагаемых и выходы для суммы и переноса, содержащий логические схемы «HFT» на инвертирующем триоде, «И» и «ИЛИ» на полупроводниковых диодах и сопротивлениях, отл и ч а юшийся тем, что, с целью уменьшения количества схемных элементов, выходом сумматора служит схема «ИЛИ», оба входа которой связаны с тремя входами сумматора, один — через схему «И» и второй — через один из входов второй схемы «И» и схему «ИЛИ», а ко второму входу схемы «И» через схему «НЕТ» подключен выход схемы «ИЛИ», дающий код переноса, и входы ее через три схемы «И» соединены с входами сумматора попарно тремя различными комбинациями.
