Цифрочастотное вычислительное устройство

 

даФРОЧАСТОТНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее двоичный умножитель, регистр и элемент И, выход которого соединен с выходом устройства , а первый вход подключен к выходу двоичного умножителя, управляющие входы которого соединены с выходами разрядов регистра, отличающееся тем, что с целью упрощения, оно содержит преобразователь .параллельного кода в последовательный, выход которого соединен с вторым входом элемента И, информационный вход двоичного умножителя соединен с информационным входом устройства, вход синхронизации которого соединен с входами синхронизации двоичного преобразователя параллельного кода в последовательный и входом управления сдвигом регистра, информационные входы которого соединены с входами перв-ого § операнда устройства, входы преобразователя параллельного кода в последоО ) вательный соединены с входами второго операнда устройства.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

09) . (11) (S1) 4 G 06 F 7 68

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ в

ВСЕСОЮЗНД%

ОПИСАНИЕ ИЗОБРЕТЕНИЯ l13,„, 13 ж;...--,": ., Н ABTOPCHOMY CBHQETEtlbCTB Y (21) 3689550/24-24 (22) 04.01.84 (46) 07.12.85. Бюл. У 45 (71) .Научно-исследовательский институт гигиены морского транспорта (72) Д.Д.Натанзон (53) 681.325(088.8) (56) Данчеев В.П. Цифрочастотные вычислительные устройства. — М.:Энергия, 1976, с. 52, рис.2-13.

Авторское свидетельство СССР

Ф 855656, кл. G 06 F 7/52, 1979. (54)(57) ЦИФРОЧАСТОТНОЕ ВЫЧИСЛИТЕЛЬН0Е УСТРОЙСТВО, содержащее двоичный умножитель, регистр и элемент И, выход которого соединен с выходомустройства, а первый вход подключен к выходу двоичного умножителя, управляющие входы которого соединены с выходами разрядов регистра, о т л и— ч а ю щ е е с я тем, что с целью упрощения, оно содержит преобра зователь,параллельного кода в последовательный, выход которого соединен с вторым входом элемента И, информационный вход двоичного умножителя соединен с информационным входом устройства, вход синхронизации которого соединен с входами синхронизации двоичного преобразователя параллельного кода в последовательный и входом управления сдвигом регистра, информационные входы которого соединены с входами первого операнда устройства, входы преобразователя параллельного кода в последовательный соединены с входами второго операнда устройства. донательных сдвигов операндов N u

N в регистре 4 и в преобразователе

3 соответственно, причем на выходе последнего последовательно оказываются значения всех разрядов операнда Ny He HH co старшего

В пределах одного цикла преобразования ДУ 1 каждое значение ко10 да Nx„ образованное в результате последовательных сдвигов операнда N, умножается на частотную компоненту синхронизирующего сигнала F с,» обра зуя на выходе ДУ1 сумму 7 Fc N x, где Рс = F » Nx., = N /2, i = 1;2..., На выход элемента И 2 проходят частотные компоненты с номерами i., для которых на управляющем входе элемента И 2 оказываются разрешающие значения сигналов, соответствующие "1" — значению -х разрядов операнда N .

Таким образом, в устройстве осущед ствляется выработка частотных компонент с весами пропорциональными значениям кодов Nx; e их суммирование в соответствии со значениями разрядов операнда N т.е. обеспечивается матиматическая операция произведения операндов, результат которой выдается в виде значения частоты F импульсной последовательности с выхода элемента И 2 : F = Е.И „Иу/Р

Для предотвращения выхода операн35 да N„ при его сдвиге за пределы разрядной сетки регистра 4 необходимо иметь регистр 4 двойной разрядности (2n), в противном случае операция

40 произведения кодов будет выполнена с погрешностью д", обусловленной пренебрежением младшими разрядами кода И и оцениваемой выражением сГ= (n "1)/2

1 1196863

Изобретение относится к цифрочастотной вычислительной технике, в которой реализуются математические операции над .двумя аргументами-р-разрядными операндами путем цифрочастотного модулирования импульсного потока в двоичном умножителе.

Цель изобретения — упрощение устройства.

На фиг.l представлена структурная схема цифрочастотного вычислительного устройства: на фиг.2 — временная диаграмма входных сигналов.

Устройство содержит двоичный умножитель (ДУ) 1, элемент И 2, преобразователь 3 параллельного кода (операн да N,) в последовательный, регистр 4 (операнда Nx) разрядные выходы которого соединены с управляющими входами ДУ 1, выход которого соединен с одним из входов элемента И 2, второй вход которого соединен с выходом преобразователя 3, вход сдвига которого соединен с входом сдвига регистра 4 и входом синхронизации С ДУ 1, подключенного к входу синхронизации устРойства F, второй вход которого

F соединен с информационным входом

ДУ и с входом приема кода в регистр 4, информационные входы которого соединены с входами операнда N, а информационные входы преобразователя 3 соединены с входами операнда N>.

Цифрочастотное вычислительное устройство (фиг..l) работает следующим образом.

Тактовые импульсы частоты F вводят в регистр 4 операунда И „ и одновременно переключают внутренний счетчик входных приращений ДУ1. Между соседними тактовыми импульсами размещены П синхронизирующих импульсов (фиг.2), осуществляющих и после1196863

Составитель Е.Гутман

ТехредЛ.Мартяшова Корректор М.Максимишинец

Редактор И.Дербак

Заказ 7564/47

Филиал ППП "Патент", г.ужгород, ул.Проектная, 4

Тираж 709 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5