Устройство для контроля постоянной памяти

 

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОСТОЯННОЙ ПАМЯТИ, содержащее генератор сигналов, счетчик выходных сигналов, элементы И, первый элемент задержки, коммутатор, счетчик адресов, формирователи уровней сигналов, пороговые элементы, преобразователь кодов, индикаторы, регистр сдвига и сумматор по модулю . два, причем выход генератора сигналов соединен с первыми входами элементов И, входами первого элемента задержки и счетчика выходных сигналов , выходы которого подключены к одним из входов коммутатора, а выход переполнения соединен с входом счетчика адресов, выходы которого подключены к вторым входам элементов И, выходы которых соединены с входами формирователей уровней сигналов, выход первого элемента задержки подключен к тактовому входу регистра сдвига, информационный вход которого соединен с выходом сумматора по модулю два, а выходы подключены к входам преобразователя кодов, выходы которого соединены с входами индикаторов , одни из выходов регистра сдвига подключены к одним из входов сумматора по модулю два, другие входы коммутатора соединены с выходами пороговых элементов, входы которых являются входами устройства, адресными и тактовым выходами которого являются соответственно выходы формирователей уровней сигналов и выход генератора сигналов, отличающееся тем, что, с целью повышеi ния достоверности контроля, в него введены мультиплексор, дешифратор, (Л элементы НЕ, второй и третий элементы задержки, причем выход второго элемента задержки подключен к входу первого элемента НЕ, выход которого и выход третьего элемента задержки соединены с входами мультиплексора, вькод которого подключен к другому 00 входу сумматора по модулю два, выход i4 дешифратора соединен с первым управляющим входом мультиплексора и входом второго элемента НЕ, выход кото4 рого подключен к второму управляющему входу мультиплексора, один из входов дешифратора и входы второго и третьего элементов задержки соединены с выходом коммутатора, другие входы дешифратора подключены к выходам регистра сдвига.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)о G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ У СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3744115/24-24 (22) 22.05.84 (46) 07.10.85. Бюл. Р .37 (72) E.M.Òèõoìèðoâ и К.Л.Абрамов (53) 681.327(088.8) (56) Авторское свидетельство СССР

Ф 510753, кл. G 11 С 29/00, 1976.

Авторское свидетельство СССР

У 777742, кл. G 11 С 29/00, 1979. (54)(57) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

ПОСТОЯННОЙ ПАМЯТИ, содержащее генератор сигналов, счетчик выходных сигналов, элементы И, первый элемент задержки, коммутатор, счетчик адресов, формирователи уровней сигналов, пороговые элементы, преобразователь кодов, индикаторы, регистр сдвига и сумматор по модулю два, причем выход генератора сигналов соединен с первыми входами элементов И, входами первого элемента задержки и счетчика выходных сигналов, выходы которого подключены к одним из входов коммутатора, а выход переполнения соединен с входом счетчика адресов, выходы которого подключены к вторым входам элементов И, выходы которых соединены с входами формирователей уровней сигналов, выход первого элемента задержки подключен к тактовому входу регистра сдвига, информационный вход которого соединен с выходом сумматора по моÄÄSUÄÄ 1184014 А дулю два, а выходы подключены к входам преобразователя кодов, выходы которого соединены с входами индикаторов, одни из выходов регистра сдвига подключены к одним из входов сумматора по модулю два, другие входы коммутатора соединены с выходами пороговых элементов, входы которых являются входами устройства, адресными и тактовым выходами которого являются соответственно выходы формирователей уровней сигналов и выход генератора сигналов, о т л и ч а ю— щ е е с я тем, что, с целью повышения достоверности контроля, в него введены мультиплексор, дешифратор, элементы НЕ, второй и третий элементы задержки, причем выход второго элемента задержки подключен к входу первого элемента НЕ, выход которого и выход третьего элемента задержки соединены с входами мультиплексора, выход которого подключен к другому входу сумматора по модулю два, выход дешифратора соединен с первым управляющим входом мультиплексора и входом второго элемента НЕ, выход которого подключен к второму управляющему входу мультиплексора, один из входов дешифратора и входы второго и, третьего элементов задержки соединены с выходом коммутатора, другие входы дешифратора подключены к выходам регистра сдвига.

1184014

Изобретение относится к вычисли«э..«ьной технике и может быть использовано для профилактического контроля исправности постоянной памяти, а также в контрольно-испытательной аппара- 5 туре. !

1елью изобретения является повышение достоверности контроля.

На фиг.1 представлена функциональная схема предлагаемого устройства; на фиг.2 — временные диаграммы, поясняющие работу устройства.

Устройство содержит (фиг.1) генератор 1 сигналов, счетчик 2 выходных сн«««;«ло««, элементы И 3„-3, первый 15

rn элемент 4 задержки, коммутатор 5, счетчик б адресов, формирователи 7„—

7„ уровней сигналов, пороговые элементы 81-8„, преобразователь 9 кодов, ««««д««каторы 10, регистр 11 сдвига, 20 су««Mатор 12 пo модулю два. К устройству подключается проверяемый блок

13 постоянной памяти, Устройство содержит также дешифратор 14, второй 15 и третий 16 элемен-25 ты задержки, первый 17 и второй 18 элементы HE и мультиплексор 19.

На фиг.2 о, Б обозначены сигналы

20 на выходе коммутатора 5, сигнал

21 на выходе дешифратора 14, сигнал Зр

22 на выходе элемента НЕ 17, сигнал

23 на выходе мультиплексора 19, тактовые импульсы 24, сигнал 25 на выходе элемента 16 задержки и сигнал

26 на выходе элемента НЕ 18.

На фиг.2 а показаны диаграммы рабо ты устройства для случая распознавания последующего нулевого состояния разрядов регистра 11 сдвига; на фиг.2 5 — то же, для случая распозна- Ао вания ненулевого состояния разрядов регистра 11 сдвига.

Устройство работает следующим образом.

Входную последовательность двоич- у5 ных сигналов с ошибками П,ц,, соот-» ветствующую ячейкам блока 13, можно представить как сумму по модулю два правильной входной последовательности П и последовательности ошибок П

П Dl а результирующее значение на выходе регистра 11 — сигнатура последовательности П „ будет равно

С = С OC

Из этого следует, что для того, чтобы последовательность ошибок ПОФО была обнаружена, естественно потребовать выполнение условия Ср О. Поэтому все коды входной последовательности, идентифицируемые нулевым состоянием разрядов регистра 11, образуют множество нераспознаваемых кодов. Это снижает достоверность контроля.

Если входные последовательности отличаются хотя бы одним битом, то отличаются их остатки от деления, получающиеся в регистре 11. Этот вывод целиком справедлив при длине входной последовательности в шестнадцать бит и меньше.

Однако, при длине входной последовательности в семнадцать бит существует одна комбинация, дающая

С„, =О, а именно 100000010 l0010001, для входной последовательности в восемнадцать бит таких комбинаций уже три, а именно 100000010100100010, 110000011110110011 и, 010000001010010001, для входной последовательности в девятнадцать бит их семь и т.д.

Предлагаемое устройство выявляет и исключает такие кодовые состояния во входной последовательности, которые соответствуют нулевой сигнатуре.

В исходном состоянии регистр 11, счетчики 2 и 6 сброшены, При запуске устройства генератор 1 начинает генерировать последовательность импуль" сов, которые стробируются элементами И 3„ -3 . На адресные входы блока

13 памяти через формирователи 7 -7

rtl с выходов счетчика 6 поступает код одного и того же адреса до тех пор, пока при помощи счетчика 2 и коммутатора 5 не будут опрошены все выходы блока 13 памяти. После этого состояние счетчика 6 изменится и вновь будут опрашиваться выходы блока 13. Генератор 1 выдает импульсы до тех пор, пока не будут опрошены выходы блока 13 при всех различных адресах. В результате на выходе коммутатора 5 появляется двоичная последовательность сигналов 20 (фиг,2), каждый бит которой соответствует содержимому одной ячейки блока 13.

Эта последовательность поступает на входы элементов 15 и 16 задержки и на один из входов дешифратора 14.

При состоянии разрядов регистра C

С =(С„-Сщ,)0+С „ и наличии единичного бита в последовательности сигналов 20 (наличие нулевого бита в по1184014 следовательности сигналов 20 тривиально приьодит к появлению единичного состояния С„ -разряда регистра

11) состояние выхода дешифратора 14 определяется значением сигнала 21 (фиг.2д). Появившийся низкий уровень через элемент НЕ 18 подготовляет разрешающее значение сигнала 26 для прохождения бита последовательности сигналов 25.

Появившийся низкий уровень сигнала

23 на выходе мультиплексора 19 поступает на сумматор 12, где происходит сложение по модулю два с единичным состоянием С разряда регистра 11, hl которое по тактовому импульсу 25 заносится в регистр 11.

Таким образом, исключается появление нулевых сигнатур инвертированием входного бита в случае критического (преднулевого) состояния регистра 11 и единичного состояния самого входного бита, что приводит к вырожденик класса эквивалентных нулевых кодов, возникающих в процессе проверки постоянной памяти.

При любом другом состоянии разрядов регистра 11 на выходе дешифратора 14 (сигнал 21, фиг.2б) имеется ,высокий уровень, который является разрешением для прохождения последовательности сигналов 20, поступающей через элемент 15 задержки, элемент НЕ

17 и выбранный канал мультиплексора

19 на вход сумматора !2. Занесение

tO информации в регистр 11 происходит по переднему фронту тактового импуль" са 24. Описываемый режим работы хара терек для любого значения вектора входной последовательности и любого значения состояния разрядов регистра

14, кроме состояния (С.,-С „) +С „, °

При окончании входной последовательности сигналов 21 регистр 11 содержит двоичный код остатка, соответствующий

2п делению многочлена, .описывающую входную двоичную последовательность, на характеристический многочлен, содержащийся в регистре 11, соответствующий структуре его обратных связей.

25 Этот двоичный код остатка поступает через преобразователь 9 для регистрации на индикаторы 10.

1184014

Ипменп занесении 5регистр

+ - Я/77Е сдвига на(1/ ам т

Я 7ад ..7оУ

Q р ламент занесении 5 регистр

1 сдвига на(. 1 7-о щак77е — — Е з в ЖУ у Л71ру

Ю

Риг. Г

Составитель Т.Зайцева

Редактор В.Иванова Техред О.Неце Корректор В. Гирняк

Заказ á275/51 Тираж 583 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035„ Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП "Патент, г.ужгород, ул.Проектная, 4