Многоразрядный логарифмический аналого-цифровой преобразователь

 

МНОГОРАЗРЯДНЫЙ ЛОГАРИФМИЧЕС-, КИЙ АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий блок синхронизации, буферный каскад, основной компаратор, два источника опорного напряжения и ifформирователей разряда, каждый из которых содержит последовательно соединенные усилитель и аналоговое запоминающее устройство, компаратор, выход которого подключен к информационному входу триггера памяти, выход которого соединен с входом управления коэффициентом передачи усилителя и информационным входом сдвигового регистра, первый вход компаратора подключен к выходу первого источника опорного напряжения, управляющий вход аналогового запоминающего устройства соединен с входом сброса триггера памяти и одним выходом блока синхронизации, буферный каскад содержит последовательно соединенные буферный усилитель и буферное аналоговое запоминаюп1ее устройство, управляюа ий вход которого соединен с управляющим входом аналогового запоми нающего устройства первого фop шpoвa теля разряда, первый вход основного компаратора соединен с выходом второго источника опорного напряжения, о т л и ч а ю щ и j{ с я тем, что, с целью упрощения, в кавдый формирователь разряда введен входной ключ, выход которого соединен с вьпсодом аналогового запоминающего устройства; и входом усилителя, выход последнего соединен с вторым входом компаратора и входом входного ключа последующего формирователя разряда, в буферный W каскад преобразователя введены два ключа, выход первого if3 них соединен с выходом буферного аналогового запоминающего устройства и входом буферного усилителя, выход, которого через другой ключ соединен с входом усилителя второго формирователя разряда , вход преобразователя подключен к входу входного ключа первого фopми о рователя разряда, входу первого ключе О) буферного каскада и второму входу ocf новного компаратора, подключенного ( ВЫХОДОМ к входу запуска блока синхронизации , другие выходы блока синхронизации подключены к соответствую1цим управляющим входам входных ключей первого и второго формирователей разряда и управляиндему входу второго ключа буферного каскада, выходы одвит говых регистров являются.разрядными выходами преобразователя.

СОЮЗ С08ЕТСНИХ

СОЦИАЛИСТ ИЧЕСНИХ

РЕСПУБЛИК (sl)4 Н 03 M 1/14

МРр,,-, «7." " ОПИСАНИЕ ИЗОБРЕТЕНИЯ /

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 3553204/24-24 (22) 11.02.83 (46) 30.07.85. Бюл. 1 28 (72) Фам Туан Фан (СРВ) и В.Е.Ямный (71) Белорусский ордена Трудового

Красного Знамени государственный университет им.В.И.Ленина (53) 681. 3 (088. 8) (56) Патент Великобритании

К - 1290057, кл. Н 03 К 13/ 17, опублик, 1975.

Авторское свидетельство СССР

В 790294, кл. Н 03 К 13/20, 1980. (54) (57) МНОГОРАЗРЯДНЫЙ ЛОГАРИФМИЧЕСКИЙ АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий блок синхронизации, буферный каскад, основной компаратор, два источника опорного напряжения и @формирователей разряда, каждый из которых содержит последовательно соединенные усилитель и аналоговое за-поминающее устройство, компаратор, выход которого подключен к информационному входу триггера памяти, выход которого соединен с входом управления коэффициентом передачи усилителя и информационным входом сдвигового регистра, первый вход компаратора подключен к выходу первого источника опорного напряжения, управляющий вход аналогового запоминающего устройства соединен с входом сброса триггера памяти и одним выходом блока синхронизации, буферный каскад со" держит последовательно соединенные буферный усилитель и буферное анало„>®U 1ll 70614 А говое запоминающее устройство, управ. ляющий вход которого соединен с управляющим входом аналогового запоминающего устройства первого формирова теля разряда, первый вход основного компаратора соединен с выходом второго источника опорного напряжения, отличающийся тем, что, с целью упрощения, в каждый формирова" тель разряда введен входной ключ, выход которого соединен с выходом аналогового запоминающего устройства и входом усилителя, выход последнего соединен с вторым входом компаратора и входом входного ключа последующего формирователя разряда, в буферный каскад преобразователя введены два ключа, выход первого из них соединен с вьглодом буферного аналогового запоминающего устройства и входом буферного усилителя, выход которого через другой ключ соединен с входом усилителя второго формирователя pasряда, вход преобразователя подключен к входу входного ключа первого форми рователя разряда, входу первого ключа буферного каскада и второму входу ос новного компаратора, подключенного выходом к входу запуска блока синхронизации, другие выходы блока синх» ронизации подключены к соответствующим управляющим входам входных ключей первого и второго формирователей разряда и управляющему входу второго ключа буферного каскада, выходы одви . говых регистров являются, разрядными выходами преобразователя.

1170614

Изобретение относится к радиоэлектронике и вычислительной технике и может быть использовано в быстродействующих преобразователях с логарифмической характеристикой.

Цель изобретения — упрощение .многоразрядного логарифмического аналого-цифрового преобразователя.

На чертеже приведена функциональная схема многоразрядного логарифми1О ческого преобразователя.

Многоразрядный логарифмический аналого-цифровой преобразователь содержит блок синхронизации 1, буферный каскад 2, основной компаратор 3, первый 4 и второй 5 источники опорного напряжения, формирователи разряда

6»-6,, усилители 7„ -7д, аналоговые запоминающие устройства 8 -8в, компараторы 9 -9д, триггеры йамяти 10 —

10„, сдвиговые регистры 11,-11,, буферный усилитель 12, входные ключи

13 -13„,, буферное аналоговое заломив нающее устройство 14, первый 15 и второй 16 ключи. Коэффициенты переда-2 иг и чи усилителей 7 -7, равны D,D

D соответственно. Первый источник 4 опорного напряжения равен максимальному значению преобразуемого напряжения U . Второй источник 5 опорного ЗО

%ax напряжения служит порогом основного компаратора 3, используемого для разбие п я динамического диапазона на два поддиапазона. Такое разбиение предназначено для устранения влияния диэлектрической абсорбции конденсаторов, применяемых в аналоговых запоминающих блоках 8 -8„. Опорное напряжение источника 5 выбирается меньше

U . /К,,, где U,; минимальный преоб- 4р пип разуемый сигнал, К вЂ” коэффициент диэлектрической абсорбции конденсаторов, Блок синхронизации 1 вырабатывает управляющие сигналы С1, С2, СЗ, У1, 45

У2, Т1, Т2, ТЗ.

Многоразрядный логарифмический аналого-цифровой преобразователь работает следующим образом.

При появлении сигнала Т1 первый 50 ключ 15 замыкается, аналоговое 81 и буферное 14 аналоговое запоминающие устройства работают в режиме выборки напряжения, триггер памяти 101 устанавливается в единичное состояние, 55 вследствие чего усилитель 71 работает в режиме повторителя напряжения.

В зависимости от состояния основного компаратора 3 по сигналам управления У1 и-У1 замыкается входной ключ

131, если преобразуемый сигнал U> меньше опорного напряжения источйика

5 или размыкается первый ключ 15 в случае, когда U не меньше опорного .напряжения источника 5.

В случае, когда Uy не меньше опорного напряжения источника 5, преобра-,. зуемый сигнал Ux проходит через первый ключ 15 и буферный усилитель 12 и запоминается в буферном аналоговом запоминающем устройстве 14. При этом на вход усилителя 71 подан нулевой потенциал и напряжение в аналоговом запоминающем устройстве 8 равно нулю. После окончания сигнала управления Т1 первый ключ 15 и входной ключ

13 размыкаются, а буферное аналоговое запоминающее устройство 14 и аналоговое запоминающее устройство

8 переходят в режим хранения. При этом напряжения с выхода буферного аналогового запоминающего устройства

14 и аналогового запоминающего уст- ройства 8 поступают на входы буферного усилителя 12 и усилителя 7 соответственно, а триггер памяти 10< устанавливается в нулевое состоя— ние, что приводит к работе усилитель

71 с коэффициентом передачи, равным единице Так как U U Ка то ог м еа» а сутствует сигнал управления С2, предназначенный для записи состояния компаратора 9» в триггер памяти 101,поэтому состояние триггера памяти 101 остается неизменным. При появлении сигнала управления ТЗ происходит сдвиг в сдвиговом регистре 111,, и запись состояния триггера памяти 10 в сдвиговый регистр 11>„, замыкается второй ключ 16 при разомкнутом состоянии входного ключа 13», аналоговое запоминающее устройство 8ь работает в режиме выборки, триггер памяти 10 устанавливается в единичное состояние,,что обусловливает работу усилителя 7 в режиме повторителя напряжения. В результате преобразуемый сигнал Ux, запомненный в буферном аналоговом запоминающем устройстве 14, проходит через буферный усилитель 12, второй ключ 16 и усилитель 7 с коэффициентом передачи, равным в данный момент единице, и запоминается в аналоговом запоминающем устройстве 8 . После окончания сигнала управления ТЗ размыкается

3 11706 второй ключ 16, аналоговое запоминаю" щее устройство 8> переходит в режим хранения. Триггер памяти 10 устанав" г ливается в нулевое состояние, что обусловливает на единичный коэффициент передачи усилителя 7, напряжение запомненное в аналоговом запоминающем устройстве 8г, подводится к вход усилителя 74,. По сигналу управления

Т1 формирователь разряда 6>: и буфер- IP ный каскад 2 возвращаются в исходное состояние для выборки следующего значения .преобразуемого сигнала.

Сигналы управления блока синхронизации 1 для формирователя разряда 6 15 совпадают с сигналами управления для каскада формирователя разряда 6,, а для формирователя разряда 6 — с сигналами управления формирователя разряда 6 и так далее.

В случае, когда U . меньше опорного напряжения источника 5 происходит процедура, аналогичная предыдущему случаю, лишь с отличием, состоящим в том, что входной ключ 131 .замыкается 25 для запоминания преобразуемого сигнала U в аналоговом запоминающем устХ ройстве 8 i при подаче соответствующих сигналов управления. В данном случае после окончания сигнала управ- 3р ления Т1 на выходе усилителя 7, устанавливается напряжение

U,=U D (6) (2) но с учетом (1) il2

П = "Х13

Uxs которое сравнивается компаратором 9 с опорным напряжением первого источника опорного напряжения 4, равным

U „, а при подаче сигнала управления

С2 в триггер памяти разряда 10 запоминается состояние компаратора 91, которое равно

412

1, при (UI, D )ъП„, „

О, при (ПуР 2 )6Б „

В РезУльтате коэффициент передачи 45 усилителя 7 устанавливается по состоянию триггера памяти разряда 10, а выходное напряжение усилителя 7 рави (2) при (U>D ) U щц

/2 5р при (U D г ) Пш х или

0 0 1 «л- /2 (3)

Таким образом, вырабатывается самый старший разряд,1 .. В отличие от предыдущего случая замыкается ключ

42 при разомкнутом состоянии второго

14 4 ключа 16, в результате в аналоговом запоминающем устройстве 84. хранится выходное напряжение усилителж 7,, определяемое по (3).

Для обоих случаев к входу усилителя 7 в момент подачи сигнала управу ления Т1 подводится напряжение, рав ное с учетом(3) п-с!2 при этом на выходе усилителя 7 2 уста. навливается напряжение

U =U В 2 (5) которое аналогично первому формирова. телю разрядов 6 сравнивается компаратором 8у с опорным напряжением 4.

По сигналу управления CT в триггер памяти разряда 10.г запоминается состояние компаратора 9z., равное (/2, 1, при U D > U „,, После этого на вход ключа 4 > поступает напряжение, равное с учетом (4), (5) и (6)

0 11 0 п-(/2 п-г/г (7)

Х

Э

Таким образом, вырабатывается второй разряд преобразователя. При подаче сигнала управления Т2 ключ 13, замыкается, триггер памяти разряда

9> устанавливается в единичное состояние, при этом усилитель 7 работает в режиме повторйтеля напряжения, а аналоговое запоминающее устройство

8> запоминает напряжение, определяемое по (7), и так далее. В дальнейшем происходит та же процедура, что и в формирователе разряда б а в последующих .каскадах — аналогично работе формирователя разряда 6 .

Так как объем сдвиговых регистров уменьшается на "1" в сторону младших разрядов и коэффициенты передачи управляемых усилителей установлены в соответствии с логарифмической шкалой, то на выходные клемма преобразователя одновременно поступает инфор» мация о коде одной выборки, соответствующем логарифмической шкале.

Из описанного видно, что основной компаратор 3 разбивает динамический диапазон преобразователя на два под диапазона, вследствие чего в формирователь самого старшего Разряда 61 поступают лишь сигналы, находящиеся в нижнем поддиапазоне, а в буферный

1170614. Составитель Н.Зайцев

Редактор Т.Митейко Техред Т.Фанта

Корректор, С.Шекмар (Заказ 4715/54 Тираж 872 . Подписное

ВПИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал IIIHI "Патент", r.Óÿãîðoä, ул.Проектная, 4 каскад 9 - сигналы верхнего поддиапазона. Следовательно, в аналоговом запоминающем. устройстве 8 запоминаются лишь напряжения меньшие, чем опорное напряжение 11, т.е. меньшие, чем /Ug /Ко /. Поэтому погрешность, вызванная диэлектрической абсорбцией, существенно уменьшается. Тем самым устраняется влияние диэлектрической абсорбции. Одновременно с этим основ.ной компаратор 3 вырабатывает самый старший разряд для сигналов, находящихся в верхнем поддиапазоне, а компа ратор 9 уточняет выработку самого старшего разряда для сигналов, находящихся в нижнем поддиапазоне, что позволяет устранить возможность на ложения шкал.

Время преобразования состоит из времени запоминания в аналоговом запоминающем устройстве 8 „ — о A > „, времени установления усилителя 7 —

10 времени переходного процесса в коми> параторе — комп, времени записи в триггер памяти разряда 10 самого старшего разряда 9 - ., и времени запоминания в аналоговом запоминающем устройстве 8 - aug