Преобразователь двоичного кода в двоично-десятичный

 

ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ, содержащий шифратор и .накапливающий сумматор , входы которого соединены с выходами шифратора, а выходы являются информационными выходами преобразователя , отличающийся тем, что, с целью упрощения, он содержит счетчик импульсов и сдвиговый регистр, а шифратор вьтолнен на ПЗУ, причем информационные входы преобразователя соединены с разрядными входами сдвигового регистра, выход которого подключён к входу считывания содержимого адреса ПЗУ, входы задания адреса которого соединены с выходом счетчика импульсов, тактовый вход которого и одноименный вход сдвигового регистра соединены с тактовьм входом преобразователя, управлякирй вход которого соединен с управляющими входами ПЗУ и накапливающего сумматора , установочный вход которого и установочные входы счетчика импуль (Л сов и сдвигового регистра подключены к входу установки преобразователя.

СОЮЗ СОВЕТСНИХ социАлистичесних

РЕСПУБЛИН

4(51) Н 03 И 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОсудАРстВенный номитет сссР

Ао делАм изОБРетений и ОтнРытий (2 1) 3682363/24-24 (22) 02.01.84 (46) 15.07.85. Бюл..9 26 (72) Н.Н.Камалягин, О.А.Письменный и Т.В.Хромова (53) 681.325(088.8) (56) Авторское свидетельство СССР

Ф 851394, кл. G 06 F 5/02, 1980.

Авторское свидетельство СССР

Ф 849199, кл. С 06 F 5/02, 1979 (54)(57) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО

КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ, содержащий шифратор и накапливающий сумматор, входы которого соединены с выходами шифратора, а выходы являются информационными выходами преобразователя, отличающийся тем, что, с целью упрощения, он со;„,BU„„ А держит счетчик импульсов и сдвиговый регистр, а шифратор выполнен на ПЗУ, причем информационные входы преобразователя соединены с разрядными входами сдвигового регистра, выход которого подключен к входу считывания содержимого адреса ПЗУ, входы задания адреса которого соединены с выходом счетчика импульсов, тактовый вход которого и одноименный вход сдвигово.го регистра соединены с тактовьм входом преобразователя, управляющий вход которого соединен с управляющими входами ИЗУ и накапливающего сумматора, установочный вход которого и установочные входы счетчика импульсов и сдвигового регистра подключены к входу установки преобразователя.

Составитель Н.Шелобанова

Техред О.Ващишина Корректор О.Тигор

Редактор И.Ковальчук

Заказ 4445/54 Тираж 872

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, .1осква, Ж-35, Раушская наб., д. 4/5

Подписное

Филиал ППП "Патент", г.Ужгород, ул.Проектная, 4 о 1 1167

Изобретение относится к автоматике и цифро.;ой вычислительной технике и может быть использовано в многоканальных информационно-измерительных системах с цифровой обработкой данных.

Цель изобретения — упрощение структурной схемы преобразователя и уменьшение количества связей.

На чертеже представлена структур- 1О иая схема преобразователя.

Схема содержит информационные входы 1, тактовый вход 2, вход 3 установки, сдвиговый регистр 4, счетчик 5 импульсов, шифратор 6, выпол- 15 ненный на ПЗУ, комбинационные двоично-десятичные сумматоры 7-10, комбинационный двоично-шестеричный сумматор 11, коммутатор 12, регистр 13, информационные выходы 14 преобразо- 2б вателя, причем элементы 7-14 представляют собой накапливающий сумматор 15, управляющий вход 16 преобразователя.

Устройство работает следующим 25 образом.

Для преобразования двоичного кода в двоично-десятичный на управляющем входе 16 появляется сигнал логической единицы. Импульс начальной установки, поступающей на вход 3, производит запись входного двоично î кода, поданного на входы 1 в сдвиговый регистр 4, и установку в нулевое состояние счетчика 5 и регистра 13. По переднему фронту тактовых импульсов, поступающих на вход 2, происходит запись выходного кода сум737 2 матора в регистр 13, а па заднему фронту этих импульсов происходит сдвиг информации на один разряд в сдвиговом регистре 4 и одновременно на выходе счетчика 5 импульсов появляется код, задающий адрес ячейке ПЗУ, в которой хранятся двоично-десятичные эквиваленты соответствующего разряда входного двоичного кода, появившегося на последовательном выходе сдвигового регистра. Наличие логической единицы в этом разряде яв- ляется условием появления кода экви-. валентов на выходах шифратора 6, соединенных с первыми входами комбинационных сумматоров 7-11. логический ноль в соответствующем разряде входного двоичного кода блокирует ПЗУ либо по входу "Выборка кристалла", либо по старшему разряду адресной шины ПЗУ, задавая область, где во всех ячейках записаны нули. Двоичнодесятичные сумматоры 7-10, а также двоично-шестеричный сумматор 11 служит для суммирования выходных кодов шифратора 6 с содержимым тетрад регистра 13 на каждом такте преобразователя. В случае преобразования двоичного кода в двоично-десятичный код градусов и минут на управляющем входе 16 появляется сигнал логического нуля, сумматоры 7, 11, 8, 9 и 10 производят суммирование двоично-десятичных кодов единиц десятков минут, единиц, десятков и сотен градусов соответственно. Количество тактов преобразования равно числу разрядов входного двоичного кода.