Одноразрядный четверичный сумматор

 

ОДНОРАЗРЯДНЫЙ ЧЕТВЕРИЧНЫЙ СУММАТОР, содержащий элементы РАВНОЗНАЧНОСТЬ , причем первый вход первого элемента РАВНОЗНАЧНОСТЬ яйляется входом переноса из предыдущего разряда сумматора, отличающийся тем, что, с целью упрощения сумматора, он содержит два элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, инверсный выход первого из которых является выходом старщего разряда результата, инверсный выход второго элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА выходом младшего разряда результата, а его первьй вход - входом младшего разряда первого операнда и соединен с вторым входом первого элемента РАВНОЗНАЧНОСТЬ и первым входом второго элемента РАВНОЗНАЧНОСТЬ, второй вход второго элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА является .входом младшего разряда второго операнда и соединен с третьим входом первого элемента РАВНОЗНАЧНОСТЬ, третий вход вторЬго элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА соединен с первым входом первого элемента РАВНОЗНАЧНОСТЬ, вы- . ход которого соединен с вторым входом второго элемента РАВНОЗНАЧНОСТЬ, выход которого соединен с первьй входом первого элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА и первым входом ретьего элемента РАВНОЗНАЧНОСТЬ, второй вход сл которого является входом старшего разряда первого операнда и соединен с вторым входом первого элемента СЛОЖЕНИЕ ПО ШДУЛО ДВА и первым входом четвертого элемента РАВНОЗНАЧНОСТЬ , третий вход является входом старшего разряда второго операнда и соединен с третьш входом первого элемента СЛОЖЕНИЕ ПО МОДУШ) ДВА, а Од выход - с вторым входом четвертого о элемента РАВНОЗНАЧНОСТЬ, выход кото4 рого является выходом переноса сумматора .

СОЮЗ СОВЕТСКИХ

C0LIHAËÈÑTÈ×ECHÈХ

РЕСПУБЛИН

4 (51) G 06 F 7/50

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3678033/24-24 (22) 23.12.83 (46) 07.06.85. Бюл. 11- 21 (72) Л.Б.Авгуль, С,И. Терешко, С.Н.Макареня и .В.А.Мищенко (53) 681.327.66(088.8) (56) Лысиков Б.Г. Арифметические и логические основы цифровых автоматов. Минск, "Высшая школа", 1980, с. 166.

Авторское свидетельство СССР

М 1023322, кл. G 06 P 7/50, 1983 (прототип).. (54)(57) ОДНОРАЗРЯДНЫЙ ЧЕТВЕРИЧНЫЙ

СУММАТОР, содержащий элементы РАВНОЗНАЧНОСТЬ, причем первый вход первого элемента РАВНОЗНАЧНОСТЬ является входом переноса из предыдущего разряда сумматора, о т л и ч а ю— шийся тем, что, с целью упрощения сумматора, on содержит два элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, инверсный выход первого из которых является выходом старшего разряда результата, инверсный выход второго элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА— выходом младшего разряда результата, а его первый вход — входом младшего разряда первого операнда и соединен

ÄÄSUÄÄ 1160400. А с вторым входом первого элемента РАВНОЗНАЧНОСТЬ и первым входом второго элемента РАВНОЗНАЧНОСТЬ, второй вход второго элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА является входом младшего разряда второго операнда и соединен с третьим входом первого .элемента РАВНОЗНАЧНОСТЬ, третий вход второго элемента СЛОЖЕНИЕ ПО

МОДУЛЮ ДВА соединен с первым входом первого элемента РАВНОЗНАЧНОСТЬ, выход которого соединен с вторым входом второго элемента РАВНОЗНАЧНОСТЬ, выход которого соединен с первым входом первого элемента СЛОЖЕНИЕ ПО

МОДУЛЮ ДВА и первым входом третьего Я элемента РАВНОЗНАЧНОСТЬ, второй вход которого является входом старшего разряда первого операнда и соединен с вторым входом первого элеменга СЛОЖЕНИЕ ПО МОДУЛО ДВА и первым входом четвертого элемента РАКНОЗНАЧНОСТЬ, третий вход является входом старшего разряда второго операнда и соединен с третьим входом первого элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА; а выход - с вторым входом четвертого элемента РАВНОЗНАЧНОСТЬ, выход которого является выходом переноса сумматора.

) 1

Изобретен е относится к вычисли тельной технике и может быть исполь-. зовано ири построении быстродействующих устройств обработки цифровой информации.

Целью изобретения является упрощение одноразрядного четверичного сумматора.

На чертеже изображена блок-схема предложенного сумматора.

Одноразрядный четверичный сумматор содержит элементы РАВНОЗНАЧНОСТЬ 1-4, элементы СЛО)ЩНИЕ ПО

МОДУЛЮ ДВА 5 и 6 с инверсным выходами, входы 7 и 8 старших разрядов первого и второго операндов, входы

9 и 10 мпадших разрядов первого и второго операндов, вход 11 переноса из предыдущего разряда сумматора, выходы старшего 12 и младшего 13, разрядов результата и выход 14 переноса в старший разряд сумматора.

Сумматор работает следующим образам.

На входы 7 и 9 подается обратный код первого операнда,- а на входы

8 и 10 — прямой код второго операнда. Выход 14 соединяется с входом переноса старшего разряда, вход

11 — с выходом переноса предыдущего разряда. С выходов 12 и 13 снимает160400 2 ся прямой код результата, причем выход 12 является выходом старшего разряда, а выход 13 — выходом младшего разряда четверичной цифры результата.

На выходе 14 реализуется булевая функция

Р„ = й(хg, й(х1põç, Й (х 2 > н("г )х...х521 где Х и X> — значения соответственно старшего и младшего двоичных разрядов ь-го четверичного разряда первого операнда, Х5 и Х вЂ” то же, для втоРого операнда, Х вЂ” перенос из (1-1)-го

5 четверичного разряда, соответствующая формированию переноса в (+1)-й четверичный разряд.

26

На выходах 12 и 13 реализуются соответственно функции

2$

51 - Х ОХц® Х5 соответствующие формированию старшего и младшего двоичных разрядов i --го четвернчного разряда результата.

QGMGH Заказ 3779/46 Тираж 710 Подаисиое филиал ППП "Патент", r. Ужгород, ул.Проектная,4