Параллельно-последовательное множительное устройство

 

ПАРАЛЛЕЛЬНО-ПОСЛЕДОВАТЕЛЬНОЕ МНОЖИТЕЛЬНОЕ УСТРОЙСТВО, содержащее первый и второй регистры сомножителей , группу элементов И, группу сумматоров , первую и вторую группу элементов памяти, первый и второй блоки буферных регистров, первый, второй -и третий (м-к)-канальные селекторы , сумматор, элемент памяти, первый и второй триггеры, первый и второй элементы И, элемент ЗИ-ИЛИ и блок управления, содержащий генератор тактовых импульсов, регистр,элег мент ИЛИ, дешифратор, (м-к)-канальный селектор и DX-триггер, причем выход генератора тактовых импульсов соединен с тактовыми входами регистра и ЭК-триггера и является тактовым выходом блока управления, входы (мк)-канального селектора блока управления соединены соответственно с выходами разрядов с (м-1)-го по (к-1)-й регистров, первый вход элемента ИЛИ соединен с входом внешней синхронизации блока управления, вход запуска блока управления соединен с входом установки в О ЗК - триггера , инверсный выход которого соединен с входом-установки егистра и является первым выходом синхроннаацин блока управления, вход сброса DK-триггера соединен с установочным входом блока управления, входы дешифратора являются входами кода разрядности блока управления, выходы дешифратора соединены с управлягадими входами (м-к)-канального селектора , выход (м-к)-канального селектора соединен с вторым входом элемента ИЛИ и является вторым выходом синхронизации блока управления, причем выходы первого и второго регистров сомножителей соединены соответственно с первыми и вторьп и входами элементов И группы, выходы которых соединены соответственно с первыми входами сумматоров группы, сл выходы элементов памяти первой группы соединены соответственно с информационными входами первого (м-к)канального селектора, выходы элементов памяти второй группы соединены соответственно с вторыми входами сумматоров группы, выходы первого и . ся второго блоков буферных регистров а соединены соответственно с информао ционными входами второго и третьего О5 ( м-к)-канальньгх селекторов, выходы ел которых соединены с первой группой входов сумматора, выход которого является выходом устройства, отличающееся тем, что, с целью увеличения быстродействия,каждый разряд регистров сомножителей выполнен в виде параллельного ц; разрядного регистра, сумматоры группы выполнены в виде сумматоров нескольких чисел, в устройство введены третий и четвертьй блоки буферных регистров , четвертьй и пятьв (м-к)-канальные селекторы, причем выходы суммы

СОЮЗ СО8ЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

4(59 С 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3467433/24-24 (22) 07.07.82 (46) 15.05.85. Вюп. У 18 (72) А.Ю.Глазачев (53) 681.325(088.8) (56) Авторское свидетельство СССР ,Р 769541, кл. С 06 F 7/52, 1980.

Авторское свидетельство СССР

Ф 1067500, кл. С 06 F 7/52, 1981. (54)(57) ПАРАЛПЕЛЬНО-ПОСЛЕДОВАТЕЛЬНОЕ

МНОЖИТЕЛЬНОЕ УСТРОЙСТВО, содержащее первый и второй регистры сомножителей, группу элементов И, группу сумматоров, первую и вторую группу элементов памяти, первый и второй блоки буферных регистров, первый, второй и третий (м- к)-канальные селекторы, сумматор, элемент памяти, первый и второй триггеры, первый и второй элементы И, элемент ЗИ-ИЛИ и блок управления, содержащий генератор тактовых импульсов, регистр,эле-, мент ИЛИ, дешифратор,. (м- к)-канальный селектор и ЭК -триггер, причем выход генератора тактовых импульсов соединен с тактовыми входами регистра и 3К-триггера и является тактовым выходом блока управления, входы (м" к)-канального селектора блока управления соединены соответственно . с выходами разрядов с (м-1)-го по (к-1)-й регистров,:первый вход элемента ИЛИ соединен с входом внешней синхронизации блока управления, вход

: запуска бпока управления соединен с входом установки в "О" Зк -триггера, инверсный выход которого соединен с входом установки регистра и является первым выходом синхронизации блока управления, вход сброса

„„S0„„1156065 А

3К-триггера соединен с установочным входом блока управления, входы дешифратора .являются входами кода разрядности блока управления, выходы дешифратора соединены с управляющи ми входами (м-K)-канального селектора, выход (M-K)-канального селектора соединен с вторым входом элемента ИЛИ и является вторым выходом синхронизации блока управления., причем выходы первого и второго регистров сомножителей соединены соответственно с первыми и вторыми входами элементов И группы, выходы которых соединены соответственно с ф первыми входами сумматоров группы, выходы элементов памяти первой группы соединены соответственно с информационными входами первого (м-к)канального селектора, выходы элементов памяти второй группы соединены соответственно с вторыми входами сумматоров группы, выходы первого и второго блоков буферных регистров СЛ соединены соответственно с информа- Ж ционными входами второго и третьего O (м- к)-канальных селекторов, выходы (, Ъ которых соединены с первой группой ЯД входов сумиатора, выход которого является выходом устройства, о т л и— ч а ю щ е е с я тем, что, с целью увеличения быстродействия, каждый разряд регистров сомножителей выпол- ф нен в виде параллельного,-разрядного регистра, сумматоры группы выполнены в виде сумматоров нескольких чисел, в устройство введены третий и четвертый блоки буферных регистров, четвертый и пятьп (м-к)-канальные селекторы, причем выходы суммы

115 сумматоров группы соединены соответственно с входами элементов памяти первой группы и с информационными входами первого блока буферных регистров, выходы переносов сумматоров группы соединены соответственна с входами элементов памяти второй группы и с информационными входами второго блока буферных регистров, выходы элементов памяти первой группы соединены соответственно с третьими входами сумматоров группы, кроме первых двух, третьи входы которых соединены с шиной логического "0" устройства, выходы элементов И группы соединены соответственно с установочными входами третьего и четвертого блоков буферных регистров, управляющие входы которых соединены соответственно с выходами первых разрядов регистров сомножителей, а входы разрешения записи первого1 второго, третьего и четвертого блоков буферных регистров, элемента памяти, К -входа

3К-триггера и тактовые входы первого и второго триггеров соедииены с выходом элемента ИЛИ блока управления, выходы третьего и четвертого блоков буферных регистров соединены соответственно с информационными входами четвертого и пятога(м-к)канальных селекторов, выходы которых соединены с второй группой входов сумматора,6065 второй выход сумматора соединен с. входом элемента памяти, выход которого соединен с третьей группой входов сумматора, выходы первого и второго элементов И и элемента И-ИЛИ соединены с четвертой группой входов суммами тора, выходы первых разрядов первого и второго регистров сомножителей соединены соответственно с входами установки в "1" первого и второго триггеров, прямой выход первого триггера соединен с первым входом первого элемента И и с первым прямым и вторым инверсным входами элемента И-ИЛИ, прямой выход второго триггера соединен с вторым входом первого элемента И и первым инверснъ|м и четвертым прямым входами элемента.И-ИЛИ, первый выход синхронизации блока управления соединен с первым входом второго элемента И, третьим входом первого элемента И и вторым и третьим прямыми входами элемента И-ИЛИ, выходы дешифратора блока управления соединены соответственно с управляющими входами первого, второго, третьего, четвертого и пятога {м- к)-ка-. нальных селекторов и с входами блокировки третьего и четвертого блоков буфеоных регистров, а выход первого (м- к)-канального селектора соединен с вторым входом второго элемента И.

Изобретение относится к вычислительной технике и может быть использовано при построении вычислителей для умножения чисел, поступакщих синхронно в дополнительном коде младшими разрядами вперед.

Цель изобретения — повышение быстродействия устройства.

На фиг. 1 представлена функционадьная схема параллельно-последова- 1О тельного множительного устройства; .на фиг.2 — то же, блока управления.

Параллельно-последовательное множительное устройство содержит первый и второй регистры 1, 2 сомножителей,группу элементов И 3, группу сумматоров 4 нескольких чисел, первую группу 5 элементов памяти, вторую группу 6 элементов памяти, первый 7, второй

8, третий 9 и четвертый 10 блоки буферных регистров, первый 11, второй

12, третий 13, четвертый 14 и пятык

15 (м-к)-канальные селекторы, сумматор 16, элемент 17 памяти, первый и второй триггеры 18 и 19, первый и второй .элементы И 20, 21, эле" мент ЗИ-ИЛИ 22, блок 23 управления.

Блок 23 управления содержит гене-;

1 ратор 24 тактовых импульсов, регистр

25, элемент ИЛИ 26, дешифратор 27, (м-к)-канальный селектор 28, 3h— —.триггер 29. Блок 23 управления име- ет тактовый выход 30, вход 31 внешней синхронизации, вход 32 запуска, 3 1156 печеный выход 33 синхронизации, установочный вход 34, входы 35 кода разряднссти, второй выход 36 синхронизации, выходы 37 дешифратора, выход

38 элемента ИЛИ,, Устройство имеет вы- 5 ходы 39.

Рассмотрим работу устройства.

Устройство перемножает и -разрядные числа, синхронно поступающие н дополнителвных кодах последователь- 1О ными группами по g разрядов в группе, младшими группами вперед. Количество групп r = n/q, является целым изменяемым числом и находится в пределах от к до м, где к — целое ми- f5 нимальное количество групп; м — максимальное количество групп.

Группы перемножаемых чисел синхронно подаются на входы регистров

2 сомножителей. Знаковый разряд должен быть записан н старшем разряде последней группы. Разряды (2...м) всех регистров 1,2 имеют входы управления установкой в "О по информационным нходам разрядов. Элементы 6, 5 и 17 памяти имеют входы управления установкой в 0" по информационным входам элементов. Установка производится тактовым сигналом при наличии сигнала управления установкой. СигВ качестве примера рассмотрим умножение двух чисел разрядности и=12, выраженных правильными дробями

20 в дополнительных кодах K=-157/2048, 3=1930/2048. Ра"рядность чисел разбита на три группы по ц,=4.разряда.

Процесс умножения иллюстрирует диаг25 рамма умножения, разрядная сетка которой разбита на группы по четыре разряда. В первом такте присутствует четыре разряда младшей первой группы чисел. Образование одноразрядных конъюнкций от умножения первой груп- Э пы чисел X, < в разрядности четыре дает фигуру, обозначенную на диаграмме умножения как (1)-"угол". Эта фигура состоит иэ нескольких простых

И 11 углов с двумя ветвями, значения 35 конъюнкций которых расположены в разрядности двух младших групп разрядной сетки диаграммы умножения. Найдем сумму конъюнкций в каждой группе диаграммы умножения и младшей получа- 40 ется окончательный результат, а в более старшей группе — два числа (поразрядная сумма данной группы переносы из младшей). После записи следукщих четырех разрядов чисел Х Ч в

I разрядной сетке диаграммы умножения образуется фигура, обозначенная как

1 11 lt

t„2)- угол . В каждой группе диаграммы умножения найдем сумму конъюнкций (23-"угла" вместе с двумя числами предыдущей суммы конъюнкций (1 "угла".

После суммирования образуется следу. ющая группа разрядов результата, а . в каждой старшей группе — два числа в виде поразрядных сумм и переносон соответствующих групп. Рассмотренный процесс продолжается до записи разрядов старшей группы, после чего мпад065 4 шая часть произведения будет полностью получена, а с.аршая часть произведения (без учета знаковой поправки) - выражена двумя числами в виде поразрядных сумм и переносов соотнет ствующих групп. Старший разряд группы диаграммы умножения, в которой -тактом получен окончательный результат,янляется младшим разрядом старшей части произведения, поэтому при образовании окончательного произведения к этому разряду нужно добавить значение предыдущего разряда, являющегося старшим разрядом младшей части произведения. Как видно из диаграммы умножения, при последовательном получении результата по группам значения групп при выдаче на выходной сумматор нужно .брать со сме1 щением на один вправо относительно сетки гругп диаграмм умножения. Значения знаковой поправки, дополнительных единиц поправки и коррекции добавляются при выводе результата и суммируются н соотнетствукицих группах с полученными двумя числами старшей части произведения. Результат получают на выходах 39 последовательными группами (младшими группами, вперед) в дополнительном коде. Для проведения одного цикла умножения требуется (r +1)òàêò. В одном такте одновременно определяются q, разрядов произведения. Иаксимальнае количество суммируемых в каждой группе одного такта чисел равно(2q+21, где 2 1, определяет ветви "углов", а 2 — два числа предыдущего такта. Для рас-. сматриваемого примера при ч,4 в группе нужно суммировать 10 чисел, На выходном сумматоре суммируются. 6 чисел.

Более подробно опишем работу устройства с помощью таблицы состояний.

1156065

5S нал управления на входы управления установкой в "0" (2...м) разрядов регистров 1, 2 подается и на входы управления установкой в "0" всех элементов 5, 6 памяти. Сигнал -сос- 5 тояния с выхода 38 элемента ИЛИ 26 подается на входы управления установ. кой элементов 17 памяти. Пусть устройство находится в исходном состоянии (2...м разряды регистров 1 и 2, 1á элементы 5 и 6 памяти в,"0"). Одновременно с подачей сигнала "Запуск" на вход 32 на входы регистров 1 и 2 сомножителей подаются младшие группы чисел, которые первым тактом после подачи сигнала "Запуск" записываются в первые разряды регистров 1 и 2.

Состояния регистров 1 и 2 подаются на входы элементов И 3 группы, которая для 4 имеет четыре строки эле- © ментов И 3. Вертикальными штрихами пунктирными линиями ограничены группы, номера групп обозначены цифрами в квадратных скобках и соответствуют номерам в таблице состояний. На вы-. ходах элементов И 3 образуются значения "углов" согласно с последовательностью тактов, указанной в таблице. состояний. В круглых скобках указаны номера парных входов каждого раз- ЗО ряда элементов И 3 группы, где на один вход поступает Сигнал с выхода регистра 1, а на другой — сигнал с соответствующего выхода регистра 2. .Старшие разряды имеют меньшие номера. После записи первой группы чисел на входах элементов И 3 группы появляюгся значения чисел младшей группы.

Полученные на выходах значения конъюнкций 513- угла" .подаются на входы со-40 ответствующих разрядов сумматоров 4 нескольких чисел согласно с таблицей состояний. Результат суммирования в группах с выходов поразрядных сумм сумматоров 4 подается на входы эле- 45 ментов 5 памяти группы, à с выходов переносов сумматоров 4 †. на входы элементов 6 памяти группы. Выход каждого разряда элементов 5 и 6 памяти группы соединен с входом сумматора 4 5 нескольких чисел по весу на две группы более младшим (с большим номером), чем выход данного элемента памяти.

Таким образом,. достигается сдвиг получаемого в каждом такте результата на две группы вправо. Вторым тактом в первые разряды регистров 1 и 2 записываются значения второй группы, содержимое регистров 1 и 2 сдвигается и появляется на входах элементов И

3 группы, в элементы 5; 6 памяти группы записываются значения их вхо,".i дов ((1)-"угол"). После второго так та на выходах образуются значения (23-"угла", которые .подаются на входы сумматоров 4 группы одновременно с двумя числами результата суммирования предыдущего такта, записанных. в элементах 5 и 6 памяти группы. На вы-. ходах сумматоров 4 группы образуются коды, представляющие два числа результата второго такта. После третьего такта на выходах образуются значения (3)-"угла", которые в соот-. ветствующих группах суммируются с двумя числами результата второго такта, а на выходах сумматоров 4 группы образуются два числа результата третьего такта. Для рассматриваемого примера после третьего такта младшая часть произведения полностью получена, а его старшая часть (без поправки) выражена двумя. числами, значения которых с выходов сумматоров 4 группы подаются на информационные входы блоков 7 и 8 буферных регистров. После записи старшей группы чисел нужно внес;и знаковую поправку, инверсное значение которой с выходов элементов И 3 группы подается на установочные входы блоков 9 и 10 буферных регистров без смещения относительно групп диаграммы, но со смещением от- носительно выходных групп. При записи значения поправки с учетом изменяемо" го г значение младшего разряда мпадшей > -группы, записанное в ч.-регистре блоков 9 и 10 буферных регистров, инвертируется вместе с поправкой из "0" в "1", отчего могут появиться одна или две ложные единицы младшего разряда. Для устранения этого эффекта на входы блокировки (к ... м) разрядов регистра блоков 9, 10 бу" ферных регистров подаются сигналы с соответствукщих выходов 37 дешифратора 27, включенный сигнал подается уровнем "0". Каждый блок 9 и 10 буферных регистров содержит q ж -разрядных последовательно-параллельных регистров, имеющих установочные входы, выходы с(к.. м ) разрядов каждого регистра, которые подаются на входы соответствующих селекторов 14 и 15.

Информация по установочным входам воспринимается инверсной, так как ные значения подаются на четвертую группу входов сумлатора 16 после (г+1)-го такта при появлении единичного сигнала на первом выходе 33 синхроьиэации, при переходе в "0"

ЭК-триггера 29. С выхода 38 элемента ИЛИ 26 < --состояние подается на входы разрешения записи блоков 7, 8 и блоков 9 и 10 на вход управления установкой элемента 17 записи памяти, на тактовые входы триггеров 18 и 19.

По (r+a -му такту (для приведенногопримера по четвертому) на входы сумматора 16 подаются младшие группы рассмотренных чисел, элементы 17 па- . мяти устанавливаются в "0", на выходах 39 сумматора 16 образуется первая группа разрядов произведения. Следующим тактом на выходах 39 появляются значения разрядов с второй группы произведения, а в регистры 1 и 2 запишутся разряды первых групп следующей пары чисел. Одновременно с вьгдачей произведения предыдущей пары чисел производится ввод следующей пары чисел.

Работа блока 23 управления.

В зависимости от значения кода разрядности входов 35 дешифратор 27 вырабатывает на одном из выходов 37 сигнал, который нулевым уровнем под- ключает соответствующие ключи в селекторах 1 1-15 и 28. Тактовый сигнал генератора 24 с выхода 30 подается на тактовые входы всех регистров t 2, 7-10, элементов 5, 6 и 17 -памяти, регистра 25 и триггеров 18, 19 и 29.

В исходном состоянии .3k -триггер 29 находится в "0", первым тактом после подачи сигнала "Запуск" на вход 32 триггер 29 устанавливается в "1", вторым тактом в первый разряд регистра 25 записывается единица. С каждым тактом (м-!)-разрядный регистр

25 заполняется единицами. После достижения в г-м такте разряда, подключенного к выходу селектора 28, единица проходит на выход селектора

28, откуда подается на второй выход

36 синхронизации, .элемент ИЛИ 26, а с его выхода — на К-вход триггера

29 и выход 38. Па (+1)-му такту ° триггер 29 устанавливается в "0", ре-. гистр 25 обнуляется, с инверсного выхода 1к -триггера 29 на выход 33 подается сигнал установки. Шина 31 внешней синхронизации нужна прн синхронной параллельной работе несколЬ7 1156065 8 поправка данного числа при отрицательном знаке другого числа подается инверсной. Управление переключением режимов осуществляется сигналами входов. При наличии "0" на входе разрешения записи включен режим сдвига, при наличии " 1" на входе и

"1" на управляющем входе происходит запись по установочным входам, а при наличии "1" на входе и "0" на управ- tp ляющем входе во все разряды регистров записываются, нули. На входы в г-м такте подаются значения знаковых разрядов с выходов старших разрядов регистров 1 и 2, а на входы разрешения записи - значение -состояния с выхода 38 элемента ИЛИ 26. По (v +

+1)-му такту в регистры блоков 9 и

10 запишется значение поправки. Для рассматриваемого примера после третьего такта числа записаны в регистрах 1 и 2, а на выходах сумматоров

4 группы получены два числа неполной старшей части результата третьего такта, которые подаются на информационные входы блоков 7 и 8 буферных регистров. Значения поправки с вы-. .ходов подаются на установочные входы блоков 9 и 10 буферных регистров.

Сигналы с выходов 37 дешифратора 27

30 подаются на управляющие входы селекторов 11-15 и нулевым уровнем управляют подключением (к, м ) разрядов . регистров блоков 7-10 к соответствующим группам входов сумматора 16, разрядность которого равна разрядности группы y . На выходах селекторов

12-15 в кажпом такте образуются в совокупности четыре числа разрядностью ч, . После -го такта на входы установки триггеров 18 и 19 полают40 ся значения знаковых разрядов чисел, которые записываются в них по (r+1)му такту. На каждый вход селектора

11 с выходов соответствующих элемен" тов 5 памяти гоуппы попается значеiS иие второго по старшинству разряда поразрядной суммы каждой иэ (к+1,...

Ф+М) групп диаграммы умножения. На, выходе элемента И21 после (,r i1J -го такта при любой разрядности чисел

S0 образуется значение старшего разряда мпадшей части произведения (коррекцня).

На выходах элементов И 20, 2t и 22 в (г +1)-М такте в совокупности образуется число, представляющее собой сумму разряда коррекции и дополнительных единиц поправки. Рассмотрен1156 ких умножителей в одной разрядности для их синхронизации от устройства управления только одного из работакнцих умножителей. При автономной работе одного умножителя выход 36 синхронизации и вход 31 внешней синхронизации не используются. При синхронной параллельной работе нескольких умножителей в одной разрядности . сигнал -состояния с выхода 36 одного иэ умножителей подается на входы 31 внешней синхронизации всех остальных умножителей, чем производится синхронизация возможного их рассогласования в результате сбоя, где синхронизирующим является один из умножителей. Возможна подача синхронизирующего сигнала -состояния .> с выходов 36 нескольких умножителей через элемент MJIH 26 на вход 31 20 . внешней синхронизации каждого умножителя, где для .каждого умножителя может использоваться свой элемент ИЛИ.

В этом случае синхронизация производится от первого пришедшего -сос- д тояния любого из умножителей, Быстродействие. Цикл умножения содержит(+1)такт, который имеет постоянную длительность, определяемую максимальным временем распространенияЗО

065 сигнала через элементы устройства во время одного такта. А во входной части после записи очередной группы разрядов чисел в регистры 1 и 2 сигнал распространяется через один элемент И 3 группы и через один сумматор 4 нескольких чисел группы. В выходной части после очередного сдвига в регистрах блоков 7- 10 максимальная цепь распространения сигнала проходит через элемент селектора 11, элемент И 21 и сумматор 16, суммирующий четыре числа. В каждом такте ко.пичество суммируемых на сумматоре 4 группы чисел равно 2q+2, а при q, ==4 равно 10, Таким образом, время распространения сигнала за один такт во входной части и в целом в устройстве определяет сумматор 4 группы.

При построении сумматора 4 группы в виде многослойного сигнал распространяется примерно через 6-7 одноразрядных сумматоров на три входа и два выхода (при условии q,=-4). В последовательно соединенных цепях логических элементов достаточно большой длительности (>3) происходит сокращение времени распространения сигнала на один элемент относительно измеряемых уровней в 1,5-2 раза.

Диагр

J- t

1 1 1 1 0110001 1

Х = -157/2048

У = 1930/2048

011110001010

10 О О О 0000000 О

О 1 1 1 1 О 1 1 О О О 1 1

1 000 0 О О 000000

0111101100011ГТ1-"угол"

100000 0 О О 0000

1 000000 О О О 000

1000000000000

1ОООООООО О О а О

f2 )-1 угол

011110100011

Вес чисел (ca знаком "-") амма умножения

34567891011

12

Продолжение диаграммы умножения

1156065

Вес чисел (са знаком "-") О 11

О 1 2 3 456

01111011000 1 1

011110110001 1 (31-"угол"

О 0 0 О О 0 О О 0 0 0

11101 1011000 О О 0101 111 О

О*

111101101100

Результат

П -148/2048

00 О О 1 110

1-й такт

О О О 1

000101 О 1

00000 1 00

00 1 1

2-й такт

О О 1 1 0000

00101 1 О 1

0110001

3-й такт ция

100

Полный результат

Вес результата (eo знаком "-") Два числа старшей части результата

0 111101100011

О 00000000000

0 123456789 1011

ll56065

13

Вес чисел (м екахои "-") 00001110 1 0 1

00000000 0 0 0

Поправка

11101 10 1 1 0 0

6-й такт 5-й такт 4-й такт+вывод произвеения

Таблица состояний

Номера групп и раэрядов

1 2

12 13 14 15

3 4 5

7 8 9

1-й "угол" 0 0 0

0 I 1

0 0 0

0 0

1 1

1110

Дополнительные единицы

Такт Блоки и элементы

Элементы памяти

5,6. Выходы с умматоров 4

0001

Продолжения диаграммы умножения.

0 1 2 3 45678910 11!

II56065

Продолжение таблицы состояний

Тахт Snoxa элема

Номера групп и разрядоз

Элементы памяти 5,6

;. 0 0 0

000

1 1 1 0

2-й "угол"

О 0

1 0

t 0

0 1

00 . 000

0 000 О.

000 0

1 1 1 0

010 t

001

0011

0 0 О, 001

3-й "угол

11 1 100 010 1

00 ОООО 000 0

1 110 001 0

1 0

1 1

1101 100 0

11 000 1

0 . 1 0

0 1 1

10 110 0

1. 100 0

1 0 1 0.. Выходы сумматоров 4

Элемента памяти

5 6

0001

0000

000 0 100

0 0 1

0 0 1 0

Номера групп и разрядов

2 3

67 89

14 15

12 13

0 1 1

0 0 0 0

0101101

01 1 0001

0100

100 0001 1 1 01

0100100011

Коррекция

01 01

011 1

0000 00 00

Блоки и элемевты

Выходы сумматоров 4

4. Блоки регистров

7-8

Блоки регистров

9-10

Единицы поправки

000

Продолжение таблицы состояйий

01100011

11 56065

1156065 зг

Составитель В.Гусев

Редактор М.Келемеш Техред С.Повжнй Корректор А. Зимокосов

Заказ 3147/46 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-З, Раушская наб., д.4/5

Филиал ППП "Патент", r.Óæãoðoä, ул,Проектная, 4