Множительное устройство

 

МНОЖИТЕЛЬНОЕ УСТРОЙСТВО, содержащее регистры сомножителей, регистр произведения, блок памяти, коммутатор, схему сравнения и дешифратор , причем ш 1ходы регистров сомножителей соединены соответственно с первой и второй группами входов схемы сравнения и первой и второй группами информационных входов коммутатора, управляющий вход которого соединен с выходом схемы сравнения , выходы первой и второй групп коммутатора соединены соответственно с адресными входами блока памяти, выходы которого соединены с входами регистра произведения, отличающееся тем, что, с целью упрощения, в него введена группа элементов ИЛИ, причем m старших выходов первой и второй групп коммутатора соединены соответственно с входами дешифратора, выходы групп которого соединены с входами соответ-t ствующих элементов ИЛИ группы, выходы которых соединены с соответствукицими управляющими входами блока памяти.

„.Я0„„1149250

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

«(50 G 06 7 52 Ю - юлъ - °Х

0ПИСЛНИЕ ИЗОБРЕТЕНИЯ,, К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3579293/24-24 (22} 14.04.83 ,(46) 07.04.85. Бюп. У 13 (72) А.В. Комаров (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

У 957204, кл. С 06 F 7/52, 1980.

2. Авторское свидетельство СССР

Ф 1059567, кл. С 06 F 7/52, 1981 (прототип). (54) (57) ИНОЖИТЕЛЪНОЕ УСТРОЙСТВО, содержащее регистры сомножителей, регистр произведения, блок памяти, коммутатор, схему сравнения и дешифратор, причем выходы регистров сомножителей соединены соответственно с первой и второй группами входов схемы сравнения и первой и второй группами информационных входов коммутатора, управляющий вход которого соединен с выходом схемы сравнения, выходы первой и второй групп коммутатора соединены соответственно с адресными входами блока памяти, выходы которого соединены с входами регистра произведения, о т л и— ч а ю щ е е с я тем, что, с целью упрощения, в него введена группа элементов ИЛИ, причем tn старших выходов первой и второй групп коммутатора соединены соответственно с входами дешифратора, выходы групп которого соединены с входами соответ-O е ствующих элементов ИЛИ группы, выходы которых соединены с соответствующими управляющими входами блока памяти.

1149250

Недостатком известного устройства является большой объем оборудования, обусловленный наличием вто- О рой и третьей схем сравнения, а также большой информационной емкостью блока памяти, которая равна

Р2 9 М (32+30/8.

55

Целью изобретения является упрощение устройства, Изобретение относится к вычислительной технике и может быть использовано также в устройствах автоматики.

Известно множительное устройство, содержащее регистры сомножителей и произведения, коммутатор и блок папяти, схему сравнения (1g.

Недостатком данного устройства является сложность, обусловленная сложностью блока памяти, информационная емкость которого равна

P = N(N + 1)/2 слов, где N = 2", о п — число разрядов сомножителей.

Наиболее близким к изобретению

I техническим решением является множительное устройство, содержащее регистры сомножителей, регистр про-изведения, блок памяти, коммутатор, первую, вторую и третью схемы срав- рО кения и дешифратор, причем выходы регистров сомножителей соединены соответственно с первой и второй группами входов первой схемы сравнения и первой и второй группами информационных входов коммутатора, управляющий вход которого соединен с выходом первой схемы сравнения, выходы .первой и второй групп коммутатора соединены соответственно с адресными входами блока памяти, выходы которого соединены с входами регистра произведения, первые груп- пы входов второй и третьей схем сравнения соединены соответственно

35 с выходами первой и второй групп коммутатора, вторые группы входов второй и третьей схем сравнения соединены соответственно с первой и второй группами входов констант уст 4О ройства, выходы второй и третьей схем сравнения соединены соответственно с первым и вторым входами дешифратора, выходы которого соединены с соответствующими управляющими входами блока памяти 2 .

Поставленная цель достигается тем, что в множительное устройство, содержащее регистры сомножителей, регистр произведения, блок памяти, коммутатор, схему сравнения и дешифратор, причем выходы регистров сомножителей соединены соответственно с первой и второй группами входов схемы сравнения и первой и второй группами информационных входов коммутатора, управляющий вход которого соединен с выходом схемы сравнения, выходы первой и второй групп коммутатора соединены соответственно с адресными входами блока памяти, выходы которого соединены с входами регистра произведения, введена группа элементов ИЛИ, причем m старших выходов первой и второй групп коммутатора соединены соответственно с входами дешифратора, выходы групп которого соединены с входами соответствующих элементов ИЛИ группы, выходы которых соединены с соответствующими управляющими входами блока памяти.

На фиг. 1 приведена структурная схема устройства; на фиг. 2— диаграмма распределения памяти при

rn = 2, < = 6.

Множительное устройство содержит регистры 1 и 2 сомножителей, регистр

3 произведения, блок 4 памяти, коммутатор 5, схему 6 сравнения и дешифратор 7, причем выходы регистров и 2 сомножителей соединены соответственно с первой и второй группами входов схемы 6 сравнения и первой и второй группами информационных входов коммутатора 5, управляющий вход которого соединен с выходом схемы 6 сравнения, выходы первой и второй групп коммутатора 5 соединены соответственно с адресными входами блока памяти, выходы которого соединены с входами регистра 3 произведения, а также группу 8 элементов ИЛИ, причем rn старших выходов первой и второй групп коммутатора 5 соединены соответственно с входами дешифратора 7, выходы групп которого соединены с входами соответствующих групп 8 элементов

ИЛИ, выходы которых соединены с соответствующими управляющими входами блока 4 памяти.

Множительное устройство работает следующим образом.

1149250 4 фиг. 2 — приведены значения С3Р Х и Y, что позволяет провести однозначную идентификацию номера массива путем анализа СЗР Х, (5 Результаты этого анализа приведены в таблице. Графа 1 этой таблицы соответствует двум C3P, которые подаются на первую группу входов дешифратора 7 с весами "один"

f0 и "два". Графа 2 соответствует двум

СЗР Х, которые подаются на вторую группу входов дешифратора 7 с весами "четыре" и "восемь".

Х=Х,, Y-= J

Сомножители X u Y параллельным кодом поступают через коммутатор 5 на первую и вторую группы входов 15 блока 4 памяти. Эти группы входов блока 4 памяти являются адресными, поэтому коды сомножителей совместно определяют адрес ячейки, в которой хранится цифровой код произве- 20 дения соответствующих сомножителей.

Этот цифровой код считывается в регистр 3 произведения. Коммутатор 5, схема 6 сравнения, дешифратор 7, группа 8 элементов ИЛИ используют- 25 ся для уменьшения информационной емкости блока 4 памяти. Причем коммутатор 5 и схема 6 сравнения осуществляют эту функцию, используя перестановочность действия умножения.30

Дальнейшее упрощение устройства связано с разбиением блока 4 памяти на массивы, внутри которых осуществляется дискретизация с шагамн

D Х и p Y, кратными минимально возможным йХ „„, фУ „„. В предлагаемом устройстве блок 4 памяти разбит на шесть массивов (на фиг. 2 различные массивы выделены штриховкой с различным наклоном), для иден- 4р тификации которых достаточно рассмотреть по два старших значащих разряда (C3P) X и У, т.е. - = 2.

Внутри каждого из этих массивов дискретизация осуществляется с раз- 45 личными шагами: в массиве 1

Х мин 1 "м н 1

2аХр„„„, ду „„, в массиве 111

4г Х н aY „„a 1Ч—

2 " мин, 2 Уми„, в массиве Ч4hX мин 2AYмин, в массиве Ч1—

4аХ „„, 4дУ

Увеличение шага дискретизации в два (четыре) раза в некоторых массивах способствует уменьшению числа ячеек памяти для хранения произведений, а значит, способствует уменьшению объема. оборудования. На г (з

10

10

01

t.

008

12 3

10 4

01

8 5

00

0 6

В регистрах 1 и 2 сомножителей хранятся коды мантисс сомножителей и Y ((п р еeд п оoл а г а еeтTс яR, что знаки сомножителей обрабатываются отдельно), причем где X E (О,f ., i = 1,n

Графа 3 соответствует номеру выхода в группе выходов дешифратора

7, который активизируется соответствующей комбинацией кодов на его входе. Графа 4 соответствует номеру массива блока 4 памяти, управляющий вход которого связан с выходом в группе выходов дешифратора 7, номер которого приведен в графе 3 таблицы.

Суммарная информационная емкость блока 4 памяти при разбиении его на шесть массивов составляет величину

Р, =.Е Р, = 121 N !512 + f fNj32

1=1 (1) . d

1149250 о к/ s/ã л,4 х

_#_ Ю юг. 2

СУР Х

Составитель В.Гусев

Редактор Т-Кугрышева Техред С.Мигунова

Корректор И.Иуска

Заказ 1894/34

Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Преимущество предлагаемого устройства по сравнению с известным проявляется в уменьшении информационной емкости блока 4 памяти.

Количественно это уменьшение может характеризовать коэффициент И определенный следующим образом

В Р „9 И /32+3И/8

Р 121 И /512 + 11Ы/32

К2

Формула (2) показывает, что при N>10 информационная емкость блока 4 памяти да ни or о ус тр ойс т ва в

1,2 раза меньше информационной емкости блока памяти известного. При этом данное устройство содержит одну схему 6 сравнения вместо трех в известном, что приводит к

10 дополнительному упрощению устройства.

Используя описанные. выше принципы, можно построить множительное устройство с и ) 2.