Буферный усилитель (его варианты)

 

1. Буферный усилитель, содержащий ключевые транзисторы с первого по четырнадцатый и нагрузочные транзисторы с первого по седьмой, стоки которых подключены к шине питания, затвор и исток первого нагрузочного транзистора подключены к стоку первого ключевого транзистора и к затвору второго ключевого транзистора, исток первого ключевого транзистора подключен к стоку четвертого ключевого транзистора, исток которого подключен к шине нулевого потенциала, затворы первого и четвертого ключевых транзисторов являются соответственно информационным входом и первым управляющим входом усилителя, затвор и исток второго нагрузочного транзистора подключены к стоку второго ключевого транзистора , исток третьего нагрузочного транзистора подключен к стоку третьего ключевого транзистора, исток четвертого нагрузочного транзистора подключен к стоку пятого ключевого транзистора, исток шестого ключевого транзистора подключен к стоку седьмого ключевого транзистора, исток кот торого подключен к нжне нулевого потенциала , исток восьмого ключево1о транзистора подключен к стоку девятого ключевого транзистора, исток десятого ключевого транзистора подключен к стоку одинадцатого ключевого транзистора и является выходом усилителя, затвор и исток одиннадцатого ключевого транзистора подключены соответственно к стоку девятого ключевого транзистора и шине нулевого потенциала, сток двенадцатого ключевого транзистора подключен к шине питания, а исток - к истоку и затвору пятого нагрузочного транзистора и к затвору девятого ключевого транзистора , исток тринадцатого ключевого транзистора подключен к шине нулевого потенциала , а сток - к истоку двенадцатого ключевого транзистора, затвор которого подключен к затвору и истоку шестого нагрузочного транзистора, сток четырнадцатого ключевого транзистора подключен к истоку шестого нагрузочного транзистора, а затвор четырнадцатого ключевого транзистора - к стоку десятого ключевого транзистора, сток десятого ключевого транзистора через нагрузочный резистор подключен к шине питания , сток шестого ключевого транзистора подключен к нжне питания, сток восьмого ключевого транзистора является вторым управляющим входом усилителя, исток и зат-. вор седьмого нагрузочного транзистора под ключены соответственно к стоку седьмого ключевого транзистора и шине питания, исток пятого ключевого транзистора подключен к шине нулевого потенциала, отличающийся тем, что, с целью повышения его быстродействия, в него введены восьмой и девятый нагрузочные транзисторы, стоки которых подключены к шине питания, пятСО надцатый ключевой транзистор, затвор и сток которого подключены к истоку четырнадцатого ключевого транзистора, а исток - к шине нулевого потенциала, шестнадцатый ключевой транзистор, затвор которого подключен к стоку седьмого ключевого транзистора , затвор которого подключен к стоку седьмого и затвору десятого ключевых транзисторов, исток - к шине нулевого потенциала , а сток - к затвору восьмого ключевого транзистора, семнадцатый ключевой транзистор, затвор которого подключен к стоку седьмого ключевого транзистора, а исток и сток - к стоку пятого ключевого

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„SU„„Ш 4ЯЯ

3(Я) G 11 С 11 40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ/

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ - -

ГОсудАРстВенный комитет сссР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (2l) 3583181/I8-24 (22) 20.04.83 (46) 07.09.84. Бюл. № 33 (72) М. А. Портнягин, С. Н. Маковеп и Н. Е. Габова ,(53) 681.327 (088.8) (56) !. Патент США № 4103189, кл. 340 — 173, опублик. 1979.

2. Авторское свидетельство СССР № 908230, кл. G 11 С I l/40, 1980 (прототип). (54) БУФЕРНЫЙ УСИ,/1ИТЕЛЬ (ЕГО ВАРИАНТЫ) . (57) 1. Буферн ы и усилитель, соде рж а щи и ключевые транзисторы с первого по четырнадцатый и нагрузочные транзисторы с первого по седьмой, стоки которых подключены к шине питания, затвор и исток первого нагрузочного транзистора подключены к стоку первого ключевого транзистора и к затвору второго ключевого транзистора, исток первого ключевого транзистора подкл ючен к стоку четвертого ключевого транзистора, исток которого подключен к шине нулевого потенциала, затворы первого и четвертого ключевых транзисторов являются соответственно информационным входом и первым управлявшим входом усилителя, затвор и исток второго нагрузочного транзистора подключены к стоку второго ключевого транзистора, исток третьего нагрузочного транзистора подключен к стоку третьего ключевого транзистора, исток четвертого нагрузочного транзистора подключен к стоку пятого ключевого транзистора, исток шестого кл ючевого транзистора подкл ючен к стоку седьмого ключевого транзистора, исток ко; торого подклк чен к шине нулевого потенци ал а, исток восьмого кл ючевого тра нзистора подкл ючен к стоку девятого кл ючевого транзистора, исток десятого клк)чевого транзистора подключен к стоку одинадцатого клк>чевого транзистора и является выходом усилителя, затвор и исток одиннадцатого ключевого транзистора подключены соответственно к стоку девятого ключевого транзистора и шине нулевого потенциала, сток двенадцатого ключевого транзистора подключен к шине питания, а исток — к истоку и затвору пятого нагрузочного транзистора и к затвору девятого ключевого транзистора, исток тринадцатого ключевого транзистора подключен к шине нулевого потенциала, а сток — к истоку двенадцатого ключевого транзистора, затвор которого подключен к затвору и истоку шестого нагрузочного транзистора, сток четырнадцатого ключевого транзистора подкл к>чен к истоку шестого нагруэочного транзистора, а затвор четырнадцатого ключевого транзистора — к стоку десятого клк чевого транзистора, сток десятого ключевого транзистора через нагрузочный резистор подключен к шине пи- Ж тания, сток шестого ключевого транзистора подключен к шине питания, сток восьмо<-о Ц 1 ключевого транзистора является вторым уп- С равлякицим входом усилителя, исток и зат-. вор седьмого нагрузочного транзистора под ключены соответственно к стоку седьмого ключевого транзистора и шине питания, исток пятого ключевого транзистора подключен к шине нулевого потенциала, отличающийся тем, что, с целью повышения его быстродействия, в него введены восьмой и девятый нагрузочные транзисторы, стоки которых подключены к шине питания, пятнадцатый ключевой тра нзистор, затвор и сток которого подключены к истоку четырнадцатого ключевого транзистора, а исток— к шине нулевого потенциала, шестнадцатый ключевой транзистор, затвор которого подключен к стоку седьмого ключевого транзистора, затвор которого подключен к сто- ) 3о ку седьмого и затвору десятого ключевых транзисторов, исток — к шине нулевого потенциала, а сток — к затвору восьмого ключевого гранзистора, семнадцатый ключевой транзистор, затвор которого подключен к стоку седьмого ключевого транзистора, а исток и сток — к стоку пятого ключевого

f l l 2409 транзистора, истоки второго и третьего ключевых транзисторов подключены к шине нулевого потенциала, затвор третьего нагрузочного транзистора подключен к стоку третьего ключевого транзистора, затвор третьего ключевого транзистора подключен к стоку второго ключевого транзистора, затвор пятого ключевого транзистора подключен к стоку девятого ключевого транзистора, затвор шестого ключевого транзистора подключен к стоку второго ключевого транзистора, затвор седьмого ключевого транзистора подключен к стоку первого ключевого транзйстора, затвор три надцатого ключевого транзистора подключен к стоку третьего ключевого транзистора, затвор четвертого нагрузочного транзистора подключен к стоку седьмого ключевого транзистора, затвор восьмого нагрузочного транзистора подключен к стоку девятого ключевого транзистора, исток — к стоку седьмого ключевого транзистора, затвор и исток девятого нагрузочного транзистора подключены к стоку шестнадцатого ключевого транзистора.

2. Буферный усилитель, содержащий клю-. чевые транзисторы с первого по четырнадцатый и нагрузочные транзисторы с первого по седьмой, стоки которых подключены к шине питания, затвор и исток первого нагрузочного транзистора подключены к стоку первого ключевого транзистора и к затвору второго ключевого транзистора, исток первого ключевого транзистора подключен к стлку четвертого ключевого транзистора, исток которого подключен к шине нулевого потенциала, затворы первого и четвертого ключевых транзисторов являются соответственно информационным входом и первым управляющим входом усилителя, затвор и исток второго нагруэочного транзистора подключены к стоку второго ключевого транзистора, исток третьего нагрузочного транзистора подключен к стоку третьего ключевого транзистор а, исток четвертого на грузочного транзистора подключен к стоку пятого ключевого транзистора, исток шестого ключевого транзистора подключен к стоку седьмого ключевого транзистора, исток которого подключен к шине нулевого потенциала, исток восьмого ключевого транзистора подключен к стоку девятого ключевого транзистора, исток десятого ключевого транзистора подключен к стоку одиннадцатого ключевого транзистора и является выходом усилителя, затвор и исток одиннадцатого ключевого транзИстора подключены соответственно к стоку девятого ключевого транзистора и шине нулевого потенциала, сток двенадцатого ключевого транзистора подключен к книне питания, а исток двенадцатого ключевого транзистора подключен к истоку и затвору пятого нагрузочного транзистора и к затвору девятого ключевого транзистора, исток тринадцатого ключевого транзистора подключен к шине нулевого потенциала, а сток - — к истоку двенадцатого к.лючевого транзистора, затвор которого подключен к затвору и истоку шестого нагрузочного тран зистора, сток четырнадцатого ключевого транзистора подключен к истоку шестого нагрузочного транзистора, а затвор четырнадцатого ключевого транзистора подключен к стоку десятого ключевого транзистора, сток шестого ключевого транзистора подключен к шине питания, сток восьмого ключевого транзистора является вторым управляющим входом устройства, исток и затвор седьмого нагрузочн ого транзистора подключен ы соответственно к стоку седьмого ключевого транзистора и к шине питания, исток пятого ключевого транзистора подключен к шине нулевого потенциала, отличающийся тем, что, с целью повышения быстродействия усилителя, в него введены восьмой и девятый нагрузочные транзисторы, стоки которых подключены к шине питания, пятнадцатый ключевой транзистор, затвор и сток которого подключены к истоку четырнадцатого ключевого транзистора, а исток — к шине нулевого потенциала, шестнадцатый ключевой транзистор, затвор которого подключен к стоку седьмого кл ключевого транзистора, и затвору десятого ключевого транзистора, исток — к шине нулевого потенциала, а сток шестнадцатого ключевого транзистора подключен к затвору восьмого ключевого транзистора, семнадцатый ключевой транзистор, затвор которого подключен к стоку седьмого ключевого транзистора, а исток и сток к стоку пятого ключевого транзистора восемнадцатый ключевой транзистор, затвор которого подключен к стоку тринадцатого ключевого транзистора, сток — к шине питания, а исток — к стоку десятого ключевого транзистора, истоки второго, третьего и девятого ключевых транзисторов подключены к шине нулевого потенциала, затвор третьего нагрузочного транзистора подключен к стоку третьего ключевого транзистора, затвор третьего ключевого транзистора подключен к стоку второго ключевого транзистора, затвор пятого ключевого транзистора подключен к стоку девятого ключевого транзистора, затвор шестого ключевого транзистора подключен к стоку второго ключевого транзистора, затвор седьмого ключевого транзистора подключен к стоку первого ключевого транзистора, затвор тринадцатого ключевого транзистора подклк)чен к стоку третьего ключевого транзистора, затвор четвертого нагрузочного транзистора подключен к сток седьмого ключевого транзистора, затвор вгсьмого нагрузочного транзистора подключен к стоку девятого ключевого транзистора, исток — к стоку седьмого ключевого транзистора, затвор и исток девятого нагруэочного транзистора подкл к>чены к стоку шестнадцатого ключевого транзистора.

1112409

Изобретение относится к вычислительной технике и может быть использовано при разработке различных запоминакнцих устройств цифровых МДП БИС динамического и квазипотенциального типов, особенно встроенных формирователей управляющих и выходных сигналов в виде интегральных схем.

Известен буферный усилитель, содержащий МДП-транзисторы, в том числе нагрузочные с первого по шестой и ключевые с первого по четырнадцатый, входную шину, выходную шину, шины разрешения работы, шину запрета работы, шину питания и шину общего потенци ал а, причем сток первого на грузоч ного тра изистора обедне н ного тип а подключен к шине питания, его исток и затвор соединены между собой, со стоком первого ключевого транзистора обогащенного типа, затвор которого подключен к входной информационной ц ине, сток второго нагруэочного транзистора обедненного типа к шине питания, его затвор соединен с его истоком и подключен к стоку второго ключевого транзистора обога ценного типа, затвор которого подключен к стоку первого ключевого транзистора или выходу первого инвертора, сток третьего нагрузочного транзистора обедненного типа — к шине питания, его затвор — к затвору второго нагрузочного транзистора, à его исток соединен со стоком третьего ключевого транзистора обогащенного типа, затвор которого подключен к стоку первого ключевого транзистора, истоки первого, второго и третьего ключевых транзисторов соединены между собой и со стоком четвертого клк чевого транзистора обогащенного тип а, затвор которого подключен к первой шине разрешения выхода, а исток — к шине общего потенциала, четвертый нагрузочный транзистор обедненного типа включен между шиной питания и шиной общего потенциала через пятый и шестой ключевые транзисторы обогащенного типа, затвор четвертого нагрузочного транзистора соединен с его истоком и стоком пятого ключевого транзистора, а также с затвором пятого нагруэочного транзистора обедненного типа, затвор пятого ключевого транзистора — со стоком третьего клк чевого транзистора, с которым соединень. также затворы седьмого ключевого транзистора обогащенного типа и шестого нагрузочного транзистора обедненного типа, затвор шестого ключевого транзистора соединен с первой шиной разрешения выхода, сток восьмого ключевого транзистора с нулевым поооговым напряжением — с шиной питания, его исток — — со стоком пятого нагруэочного транзистора, а затвор — с затвором девятого ключевого транзистора с нулевым пороговым напряжением и подключен к первой шине разрешения выхода, сток девятого клю чевого транзистора --. к шине питания, а его исток соединен со стоком шестого на10

З5

55 грузочного транзистора, исток которого сосдннен со стоками десятого, одиннадцатого и затвором двенадцатого ключевых транзисторов обогащенного типа, сток тринадцатого клк чевого транзистора подключен к стоку седьмого ключевого транзистора, исток которого соединен с обшей шиной, затвор одиннадцатого ключевого транзистора затвором тринадцатого ключевого транзис тора обогащенного типа и подключен к второй шине разрешения выхода, сток тпннадцатого ключевого транзистора соединен с затвором четырнадцатого ключевого выходного транзистора обогащенного типа и подключен к обгцей шине, сток четырнадцатого ключевого транзистора подключен к шине питания, а исток соединен с выходной шиной и стоком двенадцатого ключевого транзистора, исток которого подключен к шине общего потенциала t!).

Недостатком этого усилителя является низкое быстродействие.

Наиболее близким техническим решением к изобретению является буферный усилитель, содержащий нагрузочные транзисторы с первого по седьмой, ключевые транзисторы с первого по четырнадцатый, входную и выходную шины, шины управления разрешением выхода, шину питания н общую шину, причем сток первого нагрузочного транзистора подключен к шине питания, затвор и исток — к стоку первого ключевого транзистора и к затворам второго и третьего ключевых транзисторов соответственно, истоки ключевых транзисторов с первого по третий — к стоку четвертого ключевого транзистора, исток которого подключен к обгцей шине, затворы первого и четвертого ключевых транзисторов являются соответственно информационным входом и первой шиной упра влени я разрешением выхода, затворы второго и третьего нагрузочн ых тра нзисторов подключены к истоку второго нагрузочного транзистора и к стоку второго ключевого транзистора, исток третьего нагрузочного транзистора — к стоку третьего ключевого транзистора, затвор и исток четвертого нагрузочного транзистора — к стоку пятого ключевого транзистора и к затвору шестого ключевого транзистора с нулевым пороговым напряжением, исток шестого ключевого транзистора — к стоку седьмого ключевого транзистора, исток которого подключен к общей шине, затвор восьмого ключевого транзистора с нулевым пороговым напряжением — к затворам пятого и седьмого ключевых транзисторов и стоку. третьего ключевого транзистора, исток восьмого ключевого транзистора — к стоку девятого ключевого транзистора, затвор десятого ключевого транзистора — к стоку седьмого ключевого транзистора, исток десятого ключевого транзистора — к стоку одиннадцатогс ключевого транзистора и является выходом

1ll2409 устройства, затвор и исток одиннадцатого ключевого транзистора подключены соответственно к стоку девятого ключевого транзистора и к общей шине, пятый нагрузочный транзистор, исток и затвор которого соединены между собой и подключены к затвору девятого ключевого транзистора, затвор и исток шестого нагруэочного транзистора — к затвору двенадцатого ключевгпо транзистора с нулевым пороговым напряжением, сток которого подключен к шине питания, а исток восьмого ключевого транзистора соединен с затвором пятого нагрузочного транзистора и стоком трин адцатого кл к>чевого транзистора, исток которого подключен к общей шине, а затвор -- к стоку третьего ключевого транзистора, затвор и сток седьмого нагрузочного тра из истора, а также стоки второго, третьего, четвертого, пятого и шестого нагрузочных и шестого ключевого транзисторов — к шине питания, исток седьмого нагрузочного транзистора соединен со сто*ком седьмого ключевого транзистора, сток четырнадцатого ключевого транзистора подключен к истоку шестого пагрузочного транзистора, а затвор -- к стоку десятого ключевого транзистора и к первому выводу нагрузочного резистора, второй BbtBofl которого подключен к шине питания, исток четы рнадцатого кл ючевого транзистора соединен с общей шиной, сток шестого ключевого транзистора подключен к шине питания, а сток восьмого ключевого транзистора — к второй шине управления разрешением выхода (2).

Недостатком известного усилителя является низкое быстродействие, связанное с его собственными внутренними задержками и задержками формирования на выходной шине выходного логического перепада на емкостную нагрузку 100 пФ и более.

Целью изобретения является повышение быстродействия усилителя. (1оставленна я цель согласно первому варианту достигается тем, что в буферный усилитель, содержащий ключевые транзисторы с первого по четырнадцатый и нагрузочные транзисторы с первого по седьмой, стоки которых подключены к шине питания, затвор и исток первого нагрузочного транзистора — к стоку первого ключевого транзистора и к затвору второго ключевого транзистора. исток первого ключевого транзистора — к стоку четвертого ключевого транзистора, исток которого подключен к шине нулевого потенциала, затворы первого и четвертого ключевых транзисторов являются соответствен но и нформационным входом и первым управляющим входом усилителя, затвор и исток второго нагрузочного транзистора подключен к стоку второго ключевого транзистора, исток третьего иагрузочного транзистора -- к стоку третьего ключевого транзистора, исток четвертого нагрузпчного

55 транзистора — к стоку пятого ключевого транзистора, исток шестого ключевого транI зистора — к стоку седьмого ключевого транзистора, исток которого подключен к шине нулевого потенциала, исток восьмого ключевого транзистора — к стоку девятого ключевого транзистора, исток десятого ключевого транзистора — к стоку одиннадцатого ключевого транзистора и является выходом усилителя, затвор и исток одиннадцатого ключевого транзистора подключены соответственно к стоку девятого ключевого транзистора и шине нулевого потенциала, сток двенадцатого ключевого транзистора— к шине питания, а исток — к истоку и затвору пятого нагруэочного транзистора и к затвору девятого ключевого транзистора, исток тринадцатого ключевого транзистора— к шине нулевого потенциала, а сток — к истоку двенадцатого ключевого транзистора, затвор которого подключен к затвору и истоку шестого нагрузочного транзистора, сток четырнадцатого ключевого транзистора подключен к истоку шестого нагрузочного транзистора, а затвор четырнадцатого ключевого транзистора — к стоку десятого ключевого транзистора, сток десятого ключевого транзистора через нагрузочный резистор — к шине питания, сток шестого ключевого транзистора — к шине питания, сток восьмого ключевого транзистора является вторым управляющим входом устройства, исток и затвор седьмого нагрузочного транзистора подключены соответственно к стоку седьмого ключевого транзистора и к шине питания, исток пятого ключевого транзистора — к шине нулевого потенциала, введены восьмой и девятый нагрузочные транзисторы, стоки которых подключены к шине питания, пятнадцатый ключевой транзистор, затвор и сток которого подключены к истоку четырнадцатого ключевого транзистора, а исток — к шине нулевого потенциала, шестнадцатый ключевой транзистор, затвор которого подключен к стоку седьмого и затвору десятого ключевых транзисторов, исток -- к шине нулевого потенциала, а сток— к затвору восьмого ключевого транзистора, семнадцатый ключевой транзистор, затвор которого подключен к стоку седьмого ключевого транзистора, а исток и сток — к стоку пятого ключевого транзистора, исток второго, третьего и девятого ключевых транзисторов — к шине нулевого потенциала, затвор третьего нагруэочного транзистора— к стоку третьего клк>чевого транзистора, затвор третьего hëþ÷åâîãî транзистора — к стоку второго ключевого транзистора, затвор пятого ключевого транзистора --- к стоку девятого ключевого транзистора, затвор шестого ключевого транзистора — к стоку второго ключевого транзистора, затвор седьмого ключевого транзистора - - к стоку первого ключевого транзистора, затвор тринад1112409 цатого ключевого транзистора -- к стоку третьего клк>чевого транзистора. затвор четвертого нагрузочного транзистора -- к стоку седьмого кл ючевого т р анзистора, зат вор восьмого нагрузочного транзистора -- к стоку девятого клк>чевого транзистора. исток-к стоку седьмого клк>чевого транзистора, затвор и исток девятого нагрузочного транзистора — - к стоку шестнадцатого ключевого транзистора.

При этом согласно второму варианту в буферный усилитель, содержащий ключевые транзисторы с»ервого по четырнадцатый и нагрузочные транзисторы с первого по седьмой, стоки которых подключены к шине.питания, затвор и исток первого нагрузочного транзистора — к стоку первого ключевого транзистора и к затвору второго ключевого транзистора, исток первого ключевого транзистора — к стоку четвертого ключевого транзистора, исток которого подключен к шине нулевого потенциала, затворы первого и четвертого ключевых транзисторов являются соответственно информационным входом и первым управляющим входом усилителя, затвор и исток второго нагрузочного транзистора подключены к стоку второго ключевого транзистора, исток третьего нагрузочного транзистора — - к стоку третьего ключевого транзистора, исток четвертого нагрузочного транзистора -- к стоку пятого клю. чевого транзистора, исток шестого ключевого транзистора -- к стоку седьмого ключевого транзистора, исток которого подключен к шине нулевого потенциала, исток восьмого ключевого транзистора — к стоку девятого ключевого транзистора, исток которого подключен к н>ине нулевого потенциала, сток десятого ключевого транзистора — к стоку одиннадцатого ключевого транзистора и является выходом усилителя, затвор и исток одиннадцатого клк>чсвого транзистора подключены соответственно к стоку девятого ключевого транзистора и шине нулевого потенциала, сток дв надиатого ключевого транзистора — к шине питания, а исток двенадцатого клк>чевого транзистора — - к истоку и затвору пятого нагрузочного транзистора и к затвору девятого клк>чевого транзистора, исток тринадцатого ключевого транзистора— к шине нулевого потенциала, а сток — к истоку двенадцатого клк>чевого транзистора, затвор которого подклк>чен к затвору и истоку ц>естого нагрузочного транзистора, сток четырнадцатого клк>чевого транзистора — к истоку шестого нагрузочного транзистора, а затвор четырнадцатого ключевого транзистора -- к стоку десятого ключевого транзистора, сток шестого клк>чевого транзистора -- к шине питания, сток восьмого ключевого транзистора является вторым управлякнцим входом устройства, исток и затвор седьмого на> рузочного транзистора подключены соответственно к стоку седьмого ключевого транзистора и к шине питания, исток пятого клк>чевого транзистора — h шине нулевого потенциала, введены восьмой и девятый нагрузочные транзисторы.

5 стоки которых подключены к шине питания, пятнадцатый ключевой транзистор, затвор и сток которого подключены к истоку четы рн адцатого ключевого тра изистора, исток пятнадцатого ключевого транзистора -- к ши не общего потенциала. шестнадцать и ключевой транзистора, затвор которого подключен к стоку седьмого ключевого транзистора, и затвору десятого ключевого транзистора, исток — к шине обгцего потенциала, а сток шестнадцатого ключевого транзис15 тора — к затвору восьмого ключевого транзистора, семнадцатый ключевой транзистор, затвор которого подключен к стоку седьмого ключевого транзистора, а исток и сток— к стоку пятого ключевого транзистора. во2О семнадцатый ключевой транзистор, затвор которого подключен к стоку тринадцатого ключевого транзистора, сток — к шине питания, а исток восемнадцатого ключевого транзистора — к стоку десятого ключевого транзистора, истоки второго, третьего и де25 сятого ключевых транзисторов — к шине общего потенциала, затвор третьего нагрузочного транзистора — к стоку третьего ключевого транзистора, затвор третьего ключевого транзистора — к стоку второго ключевого транзистора, затвор пятого клк>чевого транзистора — к стоку девятого клк>чевого транзистора, затвор шестого ключевого транзистора — к стоку второго ключево. го транзистора, затвор седьмого ключевого транзистора — к стоку первого клк>чевого транзистора, затвор тринадцатого ключево35

ro транзистора — к стоку третьего ключевого транзистора, затвор четвертого нагрузочного транзистора — к стоку седьмого ключевого транзистора, затвор восьмого нагрузочного транзистора — к стоку девятого

40 ключевого транзистора, исток — к стоку седьмого ключевого транзистора, а затвор и исток девятого нагрузочного транзистора-к стоку шестнадцатого ключевого транзистора.

На фиг. 1 изображена принципиальная электрическая схема первого варианта буферного усилителя; на фиг. 2 — второго варианта.

Буферный усилитель по первому варианту содержит (фиг. 1) нагруэочные транзисторы 1 — 9 с первого по девятый обедненного типа, шину 10 питания, ключевые транзисторы I l — 27 с первого по семнадцатый (иэ них транзисторы 11 — 15, 17, 19 — 21, 23, 25 и 26 — обогащенного типа, а транзисторы

16, 18, 22, 24 и 27 — с нулевым напряжениS5 ем), первую 28 и вторую 29 шины разрешения выхода, выходную шину 30, резистор 31,. шину 32 нулевого потенциала и входную информационную шину 33.

1! 12409

Ра бота буферного усилителя р аэрешаетcs! сii !н ала м и раз ре!!!е ни я выхода по шинам

28 и 29, имею!Ними Высокий уровень напряж Hill, равный напряжению шины 10. От это!о высокого уровня напряжения включав!ся ключевой транзистор 14, соединяя uc (! < Tpisll3HcTop3 1 1 с lllHH0H 32. ВыхоДные к.!,о !ев!!е транзисторы 20 и 21 иэ закрытого с.:,.Тон ния, âûcîêîH÷ педа нсного) переходят

v, iрабо:!Нй режим считывании информации: я!!Ходно!Х> напряжения логического нуля

Р (U а!!х) либо выхолного напряжении логической елиницы ((/ tx) в зависимости от уровня лоп!ческого напряжения на инфор-!!а!и!Ош!Ом входе 33.

Пусть работа буферного усилителя рассматривается с момента, когда входное напряжение на информационном входе 33 соответствует уровню логического нуля. ИнВерторный каскад на транзисторах 11 и l ннвертирует этот низкий уровень входного напряжения и открывает ключевые транзис торы 12 и 17, отчего напряжение на стоках этих транзисторов падает до потенциала шинь! 32, разряжая затворы нагрузочного транзистора 2, ключевых транзисторов !6 и 13, переводя их В закрытое состояние. По мере понижения потенциала на стоке транзистоpа "."12 нарастает напряжение на затворе ключевого транзистора 23 и стоке закрытого транзистора 13, которое передается через

".агрузочный транзистор 3, шунтируя затвор !.!;;Ннзнстора 19 на шину 32, запирая нос ;" .hHй.

Одновременно с закрытием ключевого транзистора 20 запирается транзистОр 26, позвол!яя нагрузочному транзистору 9 зарялить затвор транзистора 18 до напряжения шины 10. Заряд затворов транзисторов

21. 15 и 8 некоторое время удерживается выключением транзистора 19, так как внутрен:;-!Не задержки прохождения входного сигнала до затвора ключевого транзистора 18 с нулевь!м пороговым напряжением меньше внутренних задержек прохождения входного сигнала до затвора транзистора 19. Тем не менее cKopocTb разряда ВыхОднОЙ шины с емкостью нагрузки Си 3 00 пФ выходным ключевы!! транзистором 21 происходит за очень короткое время, так как ключевой транзистор 20 запираетея раньше, чем откр!.;-".я.-;. ;-я транзистор 21. После запирания транзистора 20 напряжение на стоке данного транзистора и затворе ключевого транзистора 24 с нулевым пороговым напряжением повышается до напряжения шины 10 за счст протекания тока через резистор 31.

Потенциал на стоке транзистора 24 и затво1хе ключевого транзистора 22 понижается до определенного уровня, который задается, выбором соотношений ширины канала % к длине канала L транзистора 24 и транзистора 25, включенного диодом, т.е. затвор со стоком соединены вместе. Транзистор 6 яв5

55 ляется нагрузочным транзистором с обеднением для более резкого нарастания напряжения на затворе транзистора 22 в момент срабатывания обратной связи, которая заводится со стока транзистора 20 на транзисторы 24, 25 и 6. Снижение проводимости транзистора 22 за счет отрицательной обратной связи со стока транзистора 20 на затвор транзистора 24 — нагрузочный транзистор 5 с обеднением выполнен длинноканальным — позволяет более быстро разрядить уэ ловой конденсатор; затвор транзистора !9, диффузионные области — сток транзистора 23, истоки транзисторов 22 и 5. Открывание транзистора 15 разряжает до уровня логического нуля нижнюю обкладку МДПконденсатора, выполненного на транзисторе

27 с нулевым пороговым напряжением. Нагрузочный транзистор 4 с обеднением подзапирается низким уровнем логическо!о нуля на затворе, в результате чего ключевой транзистор 15 выполняется с меньшим соотношением W/L, а значит представляет и меньший паразитный конденсатор для предыдущего инверторного каскада на транзисторах 19 и 18.

Теперь допустим, что напряжение на информационном входе 33 возросло до уровня логической единицы и проводимость ключевого транзистора I резко повысилась. Вследствие этого через нагрузочный транзистор I обедненного типа и транзистор 11 протекает ток, а на выходе транзистора устанавливается уровень логического нуля, достаточный для запирания ключевых транзисторов 12 и 17 и отпирания транзисторов 16 и 13.

Нагрузочный транзистор 2 обедненного типа выбирается более мощным по сравнению с нагруэочными транзисторами 1 и 3 по крайней мере в 2 раза. Это обеспечивает более быстрое отпирание ключевого транзистора

16 с нулевым пороговым напряжением, вызывая тем самым протекание тока, который, суммируясь с током открытого нагрузочного транзистора 8 (W/L = 1), обеспечивает быстрый заряд конденсаторов затворов транзисторов 20 и 27 (верхней обкладки МДП-конденсатора). Крутой фонд нарастания напряжения на затворе транзистора 20 обусловлен тем, что ключевой транзистор 17 запирается чуть раньше входным инвертором, образованным транзисторами I l и I, чем производится формирование напряжения на затворе транзистора 20.

Одновременно с открыванием транзистора 20 открывается и транзистор 26, так как они имеют объединенные затворы, подключенные к одному и тому же выхолу сложного инвертора, выполненного на транзисторах !?. 16, 15, 8, 27 и 4, блокируя проводимость транзистора 18. С нарастанием напряжения на затворе транзистора 20 происходит разряд затвора транзистора 24, вследствие проводимости транзисторов 20!

112409

Фиг. 7 и 21, до некоторого уровня, примерно равного 2/5 напряжения шины 10. Это приводит к снижению проводимости транзистора 24 и колоколообразному нарастанию и спаду напряжения на затворе ключевого транзистора

22, который усиливает процесс заряда нагрузочным транзистором 5 затвора транзистора !9, отпирая последний. Поскольку запирание транзистора 18 происходит только при достижении определенного уровня напряжения на затворе транзистора 26, то процесс дальнейшего формирования затворного напряжения на транзисторе 20 получается «следящим». Выключение транзистора 21 происходит после того, как только сложный инверторный каскад на транзисторах 17, 16, 15, 8, 27 и 4зарядит конденсаторы: затвор-канал, затвор-исток, затвор-сток транзистора 20 до уровня напряжения не менее 3 В.

Отпирание транзистора 19 блокирует транзисторы сложного инверторного каскада на транзисторах 15 и 8, приводя в действие бутстрепный каскад сложного инвертора, выполненного на транзисторах 15, 27, 4 и 16. С запиранием транзистора 15 происходит быстрый заряд нижней обкладки конденсатора на транзисторе 27 все более отпирающимся нагрузочным транзистором 4. В результате всех этих процессов и появления на выходной шине высокого уровня выходного напряжения идет дальнейшее формирование напряжения на затворе транзистора 20.

При достижении на затворе транзистора

20 напряжения, равного напряжению шины 10, транзисторы 16 и 8 переходят в режим отсечки, так как затвор транзистора 8 находится под потенциалом шины 32, а пороговое напряжение в наихудшем случае равно (— 4 В). Исходя из сказанно, э, дальнейшее нарастание напряжения на затворе транзистора 20 выводит его в режим «плаваюгцего» потенциала на затворе. Я это з: ачит, что изменению напряжения в канале col0 ответствует аналогичное изменение напряжения на затворе, поскольку сосредоточенный на затворе заряд остается неизмененным (при условии, что емкость паразитиого конденсатора, подключенная к затвору транзистора 20, равна нулю).

Второй вариант буферного усилителя (фиг. 2) отличается от первого тем, что в нем вместо резистора 31 (фиг. 1) используется ключевой транзистор 31 с обеднением.

Введение ключевого транзистора 31 с обеднением дополнительных преимуществ перед первым вариантом по быстродействию не дает. Быстродействие обоих вариантов усилителя идентично. Следует, однако, отметить тот факт, что этот ключевой транзистор с обеднением выполняется в едином технологическом цикле с остальными транзисто ра м и с обедне н и ем.

Работа буферного усилителя по второму варианту не отличается от работы первого варианта буферного усилителя.

Технико-экономическое преимущество предложенного буферного усилителя заключается в более высоком быстродействии по сравнению с известным усилителем.

Составитель В. Рудаков

Реда кто р В. Да и ко Техред И. Верес Корректор М. немчик

Заказ 6068/36 Тираа 674 Подпис иое

ВНИИПИ Государственного комитета СССР по делам нзобретеннЯ н открытнЯ! l3035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», r. Укгород, ул. Проектная, 4