Запоминающее устройство

 

ЗАПОМИНАИЦЕЕ УСТРОЙСТВО, содержа11 ее матричный накопитель, адресные шины которого являются входами первой группы устройства, разряд: .j QCIJI ные шины подключены к разрядному крммутатору , управляющие входы которого являются входами второй группы устройства , триггер, входы-выходы которого являются числовыми выходами устройства , формирователь импульсов, рыход которого соединен со стробирующим входом триггера, а вход соединен с выходом блока ключей, отличающ ее с я тем, что, с целью уменьшения потребляемой мощности, входывыходы триггера соединены с выходами разрядного когмутатора, а входы блока ключей соединены с адресными шинами накопителя. г (Л П f 11 и СО 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) 0

3(51) G

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСИОМУ СВИДЕТЕЛЬСТВУ

F "" (21) 3526 159/18-24 (22) 06.07.82 (46) 23.08.84. Бюл. 9 31 (72) Э.Э.Тенк (53) 621. 327.6 (088.8) (56) 1, IEEE Journal of Solid-State

Circuits, 1977, 9 5, рр. 497-501! .

2. IREE Journal of Solid. State

Circuits, 1976, Р 5, рр. 605, фиг. 6 (прототип) . (54) (57) ЗАПОИИНИОЩЕЕ УСТРОЙСТВО, содержащее матричный накопитель, адресные шины которого являются входами первой группы устройства, раэрядные шины подключены к разрядному ком мутатору, управляющие входы которого являются входавас второй группы устройства, триггер, входы-выходы которого являются числовыми выходами устройства, формирователь импульсов, вы" ход которого соединен со стробирующнм входом триггера, а вход соединен с выходом блока ключей, о т л и ч а ющ е е с я тем, что, с целью уменьшения потребляемой мощности, входывыходы триггера соединены с выходами раэрядного коьиутатора, а входы блока ключей соединены с адресными шинами накопителя.

1109804

Составитель Г.Бородин

Редактор В.Данко ТехредЛ.Мартяшова Корректор О.Луговая

Заказ .6091/37 Тираж 575 Подпи сное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная,4 Изобретение относится к вычислительной технике, в частности к устройствам памяти на полупроводниковых приборах °

Известны запоминающие устройства (1

Недостатки таких устройств — срав- 5 нительно низкое быстродействие, большая потребляемая мощность.

Изнестны также запоминающие устройства, которые с целью повышения быстродействия содержат триггер н 10 .каждом столбце матричного накопителя и схему управления этими триггерами, состоящую из эталонной строки ячеек памяти и усилителя управляющего импульса (2).

l5

Недостатком известного устройства является большая потребляемая мощность, обусловленная разрядом одной из разрядных шин в каждом столбце матрицы накопителя.

Целью изобретения является снижение потребляемой мощности запоминающего устройства (ЗУ) .

Поставленная цель достигается тем, что в ЗУ, содержащем матричный накопитель, адресные шины которого являются входами первой группы устройства, разрядные шины подключены к раз- рядному коммутатору, управляющие входы которого являются входами второй группы устройства, триггер, входы- 30 выходы которого являются числовыми выходами устройства, формирователь импульсов, выход которого соединен со стробирующим нходом триггера, а вход соединен с выходом блока ключей> 35 входы-выходы триггера соединены с вы" ходами разрядного коммутатора, а входы блока ключей соединены с адресными шинами накопителя.

На чертеже представлена структур-4О ная схема предлагаемого устройства.

Ячейки 1 памяти соединены с адресными 2 и разрядными 3 шинами, последние подключены к.входам разрядного коммутатора 4, выходы которого соединены с входами-выходами триггера 5 и одновременно являются числовыми входами-выходами устройства, входы блока 6 ключей соединены с адресными шинами 2, а выход — с входом формирователя 7 импульсов, выход которого 50 соединен со стробирующим входом триггера 5. Стоки нагрузочных транзисто-.ров ячеек памяти соединены с источником 8 постоянного питания, затворы транзисторов разрядного коммутатора явл яются управляющими входами 9 устройства, другим упранляющим входом

10 является затвор транзистора преднарительного заряда в триггере 5.

Устройство работает следующим образом.

При отсутствии обращения к устройству разрядные шины 3, а также узел истоков ключевых транзисторов в триггере 5 заряжают от внешнего источника. При обращении к устройству возбуждается одна из адресных шин 2 и один из управляющих входов 9. Далеко в режиме считынания одна иэ разрядных шин 3 в каждом столбце матрицы накопителя разряжается через соответствующую ячейку 1 памяти, а разрядная шина блока 6 ключей разряжается через один из ключей, соединенный с возбужденной адресной шиной 2. Разряд шины 3 блока 6 (время разряда регулируется параметрами ключей блока 6) происходит значительно быстрее разряда шин 3 накопителя.

По окончании разряда шины 3 блока 6 формирователь 7 импульсов вырабатывает управляющий сигнал, инициирующий работу триггера 5, который, подключившись к соответствующим разрядным шинам 3 накопителя, значительно ускоряет раэряд шины 3 выбранного столбца накопителя. Разрядные шины 3 в остальных столбцах накопителя успевают при этом разрядиться лишь незначительно, что дает возможность значительно сократить энергию, затрачиваемую на предварительный заряд разрядных шин 3.

Использование блока ключей не в адресной, а в разрядной части дает возможность сделать устройство нечувствительным к неоднородностям в параметрах адресных шин, так как в предлагаемом устройстве задержка срабатывания триггера 5 определяется реальной. задержкой ключа из блока 6.

Изобретение позволяет исключить триггер из каждого столбца матрицы накопителя, не ухудшая быстродействия устройства, что позволяет уменьшить габариты устройства и потребляемую мощность.