Устройство для контроля постоянной памяти

 

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОСТОЯННОЙ ПАМЯТИ, содержащее генератор импульсов, выход которого подключен к счетному входу -счетчика, первый и второй выходы счетчика подключены к управляющим входам первого коммутатора, одни и другие информационные входы которого подключены соответственно к выходам первой и второй гру11пы счетчика, эталонный блок памяти, выход которого подключен к одному из входов блока сравнения, другой вход блока сравнения является входом устройства , выход блока сравнения подключен к входу блока индикации, отличающееся тем. что, с целью повышения быстродействия устройства , оио содержит дешифратор, второй коммутатор, блоки элементов И, выходы первого из которых подключены к установочным входам счетчика, выходы второго блока элементов И подключены к входам сброса счетчика, одни.входы первого и второго блоков элементов И подключены к первому выходу дешифратора и к первому управляющему входу второго коммутатора, второй управляющий вход которого подключен к второму выходу дешифратора, одни и другие информационные входы второго коммутатора подключены соответственно к выходам первого коммутатора и выходам второй группы счетчика, один вход дешифратора подключен к второму выходу счетчиS ка, другие входы дешифратора подключе ны к выходам первой и третьей групп счет (Я чика, другие входы первого и второго блоков элементов И подключены соответственно к входам второй и четвертой групп счетчика , выходы второго коммутатора подключены к входам эталонного блока памяти и являются выходами устройства, выход блока сравнения подключен к входу генератора. оо оо N3 00 СП

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК 5ц G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ASTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3526029/18-24 (22) 21.12.82 (46) 30.03.84. Бюл. № 12 (72) В. П. Кандирал, Ю. И. Коверга и Д. Б. Шраев (53) 681.327.6 (088.8) (56) 1. Авторское свидетельство СССР № 748514, кл. G 11 С 29/00, 1978.

2. Авторское свидетельство СССР № 607282, кл. G 11 С 29/00, 1976 (прототип) . (54) (57) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

ПОСТОЯННОЙ ПАМЯТИ, содержащее генератор импульсов, выход которого подключен к счетному входу счетчика, первый и второй выходы счетчика подключены к управляющим входам первого коммутатора, одни и другие информационные входы которого подключены соответственно к выходам первой и второй группы счетчика, эталонный блок памяти, выход которого подключен к одному из входов блока сравнения, другой вход блока сравнения является входом устройства, выход блока сравнения подключен к входу блока индикации, отличающееся тем, „„SU„„1083235 А что; с целью повышения быстродействия устройства, оно содержит дешифратор, второй коммутатор, блоки элементов И, выходы первого из которых подключены к установочным входам счетчика, выходы второго блока элементов И подключены к входам сброса счетчика, одни входы первого и второго блоков элементов И подключены к первому выходу дешифратора и к первому управляющему входу второго коммутатора, второй управляющий вход которого подключен к второму выходу дешифратора, одни и другие информационные входы второго коммутатора подключены соответственно к выходам первого коммутатора и выходам второй группы счетчика, один вход дешифратора подключен к второму выходу счетчика, другие входы дешифратора подключены к выходам первой и третьей групп счетчика, другие входы первого и второго блоков элементов И подключены соответственно к входам второй и четвертой групп счетчика, выходы второго коммутатора подключены к входам эталонного блока памяти и являются выходами устройства, выход блока сравнения подключен к входу генератора.

1083235

Изобретение относится к вычислительной технике и может быть применено для контроля постоянных запоминающих устройств с импульсным или потенциальным представлением информации.

Известно устройство для контроля постоянных блоков памяти, содержащее блок управления, два последовательно соединенных- п-разрядных двоичных счетчика, коммутатор и эталонный блок памяти (1).

В данном устройстве недостаточна достоверность контроля, так как сравнение информации из контролируемого и эталонного блоков постоянной памяти происходит по каждому адресу, но только в том случае, когда перед ним считывается информация из ячейки с наибольшим адресом.

Наиболее близким по технической сущности к предлагаемому является устройство для контроля постоянных блоков памяти, содержащее генератор импульсов, выход которого подключен к счетному входу счетчика, первый и второй выходы счетчика подключены к управляющим входам коммутатора, информационные входы первой и второй групп которого подключены соответственно к выходам первой и второй групп счетчика, выход коммутатора подключен к входам эталонного блока памяти и является выходом устройства, выход эталонного блока памяти подключен к первому входу блока сравнения, второй вход которого является входом устройства, выход блока сравнения подключен к входу блока индикации.

При работе генератора устройства младший 0-й разряд счетчика после каждого импульса меняет свое значение, вследствие чего на выходах элементов 2 И вЂ” ИЛИ появляется содержимое п младших или п старших разрядов счетчика: одно значение и старших разрядов чередуется со всеми 2" значениями и младших разрядов, потом следующее значение п старших разрядов, и т.д.

1-й цикл 0 — 0 — 1 — 0 — 2 — 0 — 3 — 0 —... — 0 — (2" — 1) — 0—

2-й цикл 0 — 1 — 1 — 1 — 2 — 1 — 3 — 1 —... (2п 1) 1

3-й цикл 0 — 2 — 1 — 2 — 2 — 2 — 3 — 2 —... — 2 — (2" — 1) — 2—

4-й цикл 0 — 3 — 1 — 3 — 2 — 3 — 3 — 3 —... — 3 — (2" — 1) — 3—

2" — цикл 0 — (2" — 1) — 1 — (2" — 1) —... (2 1) (2в1) (2

2 (2 2") = 2-2- 2 обращений (2).

Однако алгоритм устройства дважды реализует поставленную цель — считать и сравнить информацию по двум любым следующим друг за другом адресам i — j (j — i), что приводит к большим временным затратам (например, обращение по двум адресам 0 — 1 первого цикла повторяется во втором, 0 — 2 — в третьем и т.д.) ..

Зо

Цель изобретения — увеличение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для контроля постоянной памяти, содержащее генератор импульсов, выход которого подключен к счетному входу счетчика, первый и второй выходы счетчика подключены к управляющим входам первого коммутатора, одни и другие информационные входы которого подключены соответственно к выходам первой r второй группы счетчика, эталонный блок памяти, выход которого подключен к одному из входов блока сравнения, другой вход блока сравнения является входом устройства, выход блока сравнения подключен к входу блока индикации, дополнительно введены дешифратор, второй коммутатор, блоки элементов

И, выходы первого из которых подключены к установочным входам счетчика, выходы второго блока элементов И подключены к входам сброса счетчика, одни входы первого и второго блоков элементов И подключены к первому выходу дешифратора и к первому управляющему входу второго коммутатора, второй управляющий вход которого подключен к второму выходу дешифратора, одни и другие информационные входы второго коммутатора подключены соответственно к выходам первого коммутатора и выходам второй группы счетчика, один вход дешифратора подключен к второму выходу счетчика, другие входы дешифратора подключены к выходам первой и третьей групп счетчика, другие входы первого и второго блоков элементов И подключены соответственно к входам второй и четвертой групп счетчика, выходы второго коммутатора подключены к входам эталонного блока памяти и являются выходами устройства, выход блока сравнения подключен к входу генератора.

На чертеже показана структурная схема устройства.

Устройство содержит генератор 1 импульсов, (2п + 1) -разрядный синхронный двоичный счетчик 2 (где и — количество адресных входов проверяемого блока памяти), имеющий нулевые и единичные выходы всех разрядов и приоритетные инверсные единичные и нулевые установочные входы п младших разрядов, коммутаторы 3 и 4, дешифратор 5 (дешифратор начального состояния (и + 1) младших разрядов с 0-го по 1-й счетчика 2), блоки 6 и 7 элементов И, выходы 8, эталонный блок 9 памяти, входы

10, блок 11 сравнения и блок 12 индикации, контролируемый блок 13 памяти.

В исходном состоянии все разряды счетчика 2 находятся в нулевом состоянии. На нулевом выходе младшего 0-го разряда счетчика 2 разрешающий, а на единичном запрещающий уровень сигнала. Запрещающий уровень сигнала на нулевом выходе

1083235

15 0

У

3 дешифратора 5 блокирует первые информационные входы коммутатора 4, а разрешающий уровень на единичном выходе дешифратора 5 пропускает по вторым информационным входам HB выходы коммутатора 4 значения старших разрядов счетчика. На входах эталонного 9 и проверяемого 13 блоков памяти устанавливается нулевой код адреса (00...00), по которому происходит считывание информации и ее сравнение.

При несовпадении информации блок 11 сравнения вырабатывает сигнал, поступающий на блок 12 индикации и генератор 1, останавливающий его. В первом такте, кроме этого, вследствие наличия разрешающего уровня на единичном выходе дешифратора 5 вырабатывается в блоке б и блоке 7 элементов И парафазный сигнал установки и младших разрядов счетчика 2 и происходит перепись (в соответствии с весом) и старших в и младшие разряды счетчика 2 (код 00...00).

При совпадении считанной с обоих блоков 9 и 13 информации на выходе блока 11 сравнения сигнал вырабатывается и импульс генератора 1 устанавливает нулевой младший разряд счетчика 2 в единичное состояние, На его нулевом выходе появляется запрещающий, а на единичном выходе разрешающий уровень сигнала. Изменяется также и значение выходов дешифратора 5: на нулевом выходе устанавливается разрешающий, на единичном — запрещающий уровень сигнала, который блокирует выработку в блоке 6 и блоке 7 элементов И парафазных сигналов установки.

На выходы коммутатора 4 через их первые информационные входы коммутатора 3 вновь проходит значение и старших разрядов счетчика 2, т.е. после обращения по нулевому адресу в первом такте во втором такте обращение производится опять по нулевому адресу (00...00) . После этого вновь происходит считывание из обоих блоков памяти 9 и 13, сравнивание информации, и в случае неидентичности следующий импульс генератора 1 увеличивает значение счетчика 2 на единицу: нулевой разряд опять устанавливается в нулевое, а первый — в единичное состояние. Значения выходных сигналов дешифратора 5 в этом такте не меняются, установки и младших разрядов счетчика 2 не происходит и информация на выходы коммутатора 4 вновь проходит через первые информационные входы. Однако в третьем такте на выходы коммутатора 4 через первые информационные входы коммутатора 3 проходит значение и младших разрядов счетчика 2, т.е. первый код адреса (00...01). Опять повторяется цикл считывания информации, ее сравнение и при совпадении данных следующий импульс генератора 1 вновь увеличивает значение счетчика 2 на единицу.

В четвертом такте младший нулевой разряд счетчика 2 снова устанавливается в единичное состояние: на его нулевом выходе появляется запрещающий, а на единичном— разрешающий уровень сигнала, который пропускает на выходы коммутатора 4 через вторые информационные входы коммутатора

3 значение и старших разрядов — опять нулевой код адреса (00...00). Значение сигнала на выходах дешифратора 5 не изменяется и установки и младших разрядов счетчика 2 не происходит. В следующем такте обращение к обоим блокам 9 и 13 произойдет по второму адресу (код 00...10), затем вновь по нулевому адресу (код 00...00), затем по третьему адресу (код, 11) и т.д.

Считывание информации из обоих блоков памяти в течение остальных тактов первого цикла будет происходить поочередно в зависимости от состояния 0-го младшего разряда счетчика 2 по кодам адресов, соответствующим выходам и младших или и старших разрядов счетчика 2 (последнее обращение цикла будет по адресу, соответствующему и старшим разрядам) и принудительной установки и младших разрядов счетчика 2 не будет.

В каждом первом такте К-го цикла проверки в (и+ 1) младших (с 0-го по и-й) разрядах установятся нули, а значение старших и разрядов счетчика 2 увеличится на единицу. При этом запрещающий уровень нулевого выхода дешифратора 5 заблокирует прохождение информации с первых информационных входов, а разрешающий уровень единичного выхода дешифратора 5 пропустит через вторые информационные входы на выходы коммутатора 4 значение и старших разрядов счетчика 2 и разрешит выработку в блоке 6 и блоке 7 элементов И парафазных сигналов установки и младших разрядов счетчика 2. Произойдет принудительная установка и младших разрядов в значение, определяемое и старшими разряда ми счетчи ка 2.

В каждом втором такте К-ro цикла проверки 0- и младший разряд счетчика 2 устанавливается в единичное состояние. На его нулевом выходе — запрещающий, а на единичном — разрешающий уровень. На нулевом выходе дешифратора 5 устанавливается разрешающий, а на единичном — запрещающий уровень. Принудительной установки и младших разрядов счетчика 2 не произойдет. Значение и старших разрядов счетчика 2 через вторые информационные входы коммутатора 3 и первые информационные входы коммутатора 4 пройдет на адресные входы блоков 9 и 13. 8 каждом третьем и последующих тактах К-го цикла проверки значения выходов дешифратора 5 не изменится. Принудительной установки и младших разрядов счет1083235

5 чика 2 не будет. После прихода каждого очередного импульса генератора 1 значение

4-й цикл — 3 — 3 —...— 3— (2п 1) 3

2-й цикл — 1 — 1 — 2 — 1 — 3 — 1— — 1 — (2" — 1) — 1— нулевого младшего разряда счетчика 2 из меняется на противоположное, вследствие 2" — цикл — (2" — 1) — (2",— 1) . чего на выходы коммутатора 4 с первых их Таким образом каждый i-й адрес, соответ информационных входов будет приходить ствующий значению и младших разрядов значение п младших, или и старших разря- счетчика . 2, будет прочитываться после дов счетчика 2. j-го (значение п старших разрядов) и каждый j-й после i-го. Причем вследствие приПоследовательность перебора адресов нудительной установки п младших разрябудет следующей (адреса показаны в деся- 10 дов счетчика 2 в начале каждого цикла по тичном виде): значению п старших разрядов счетчика всегда будет не меньше j.

1-й цикл (Π— Π— 1 — Π— 2 — Π— 3 — О... При этом в первом цикле будет 2 2" об0 (2 1) О ращений, во второй — 2 (2" — 1), в третьем

2 (2" — 2), в четвертом 2 (2" — 3) и т.д., в последнем 2 (2" — (2" — 1)) = 2.

Всего обращений к блоку памяти будет

2 2" + 2", что меньше по сравнению с прототипом (при и = 3 примерно в 2 раза).

3- и цикл — 2 — 2 — 3 — 2 —... — 2— Следовательно, быстродействие предлагаемои — (2 —,1) — 2— ro устройства будет примерно в 2 раза выше.

Составитель С. Шустенко

Редактор Е. Кривина Техред И. Верес .Корректор И. Муска

Заказ 1761 45 Тираж 575 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5 филиал ППП «Патент», г. Ужгород, ул. Проектная, 4