Запоминающее устройство с самоконтролем

 

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ, содержащее блок памяти, адресный вход которого подключен к первому выходу адресного регистра , информационный вход блока памяти подключен к первому выходу регистра информации и к первому входу блока элементов И, выход блока памяти подключен к первому входу регистра информации, второй вход которого подключен к первому выходу первого блока сумматоров по модулю два, третий вход регистра информации подключен к первому входу первого блока сумматоров по модулю два и к первому выходу первого буферного регистра, выходы которого являются информационными входами устройства,, второй выход первого буферного регистра подключен к второму входу первого блока сумматоров по модулю два, второй выход которого подключен к первому входу регистра ошибок , второй вход регистра ошибок подключен к выходу первого блока свертки, первый и второй входы которого подключены соответственно к второму и третьему выходам регистра адреса, второй выход регистра информации подключен к первому входу блока сравнения, второй вход которого подключен к первому выходу второго блока сумматоров по модулю два, вход второго блока сумматоров по модулю два подключен к третьему выходу регистра tинформации, четвертый вход которого подключен к первому выходу второго буферного регистра, второй выход второго блока сумматоров по модулю два подключен к второму входу блока элементов И, третий вход которого подключен к выходу первого дешифратора, первый выход блока сравнения подключен к входу первого дешифратора, к входу второго дешифратора и к входу блока анализа синдромов, первый выход которого подключен к входу счетчика, сбоев, выход второго дешифратора подключен к четвертому входу блока элементов И, выход которого подключен к входу второго буферного регистра, второй выход второго буферного регистра подключен к входу второго блока свертки и является информационным выходом устройства, второй выI ход блока анализа синдромов подключен к третьему входу регистра ошибок, чет (Л вертый вход которого подключен к выходу второго блока свертки, выход регистра ошибок подключен к входу элемента ИЛИ, выход которого является управляющим выходом устройства, входы первого буферного регистра являются информационными BxojlliMH устройства, отличающееся тем, что, с целью повышения быстродействия, оно содержит четыре регистра, два тригге-Nj ра, блок селекции и блок индикации, пер05 вый и второй входы которого подключены СО СП к выходам соответственно первого и второгр триггеров, третий вход блока (шдикаIND ции подключен к выходу первого регистра, первый вход которого подключен к первому входу второго, третьего и четвертого регистров , к первым входам первого и второго триггеров и к первому выходу блока анализа синдромов, вторые входы первого и второго триггеров подключены к соответствующим выходам блока селекции, первый и второй входы которого подключены соответственно к выходу первого дешифратора и к первому выходу регистра информации , четвертый вход блока индикации подключен к выходу второго регистра, вто рой вход которого подк.цочен к третьему вы

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН з(Я) G 11 С 29 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOIVIV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3356423/! 8-24 (22) 23.11.81 (46) 28.02.84. Бюл. № 8 (72) В. M. Абузяров (53) 681.327.6 (088.8) (56) I. Электронная вычислительная маши ° на ЕС-1030. Под ред. А. Н. Ларинова. М.

«Статистика», 1977, с. 202 — 204.

2. Патент Японии № 53-20319, кл. CI 11 С 29/00, 1981.

3. Техническое описание ЭВМ ЕС-!ОНО, 953 — 057 — 006, ТО3 П роцессор EB-2060, кл. 28, с. 233, 1976 (прототип). (54) (57) ЗАПОМИНАЮЩЕЕ УСТРОИСТВО С САМОКОНТРОЛЕМ, содержащее блок памяти, адресный вход которого подключен к первому выходу адресного регистра, информационный вход блока памяти подключен к первому выходу регистра информации и к первому входу блока элементов И, выход блока памяти подключен к первому входу регистра информации, второй вход которого подключен к первому выходу первого блока сумматоров по модулю два, третий вход регистра информации подключен к первому входу первого блока сумматоров по модулю два и к первому выходу первого буферного регистра, выходы которого являются информационными входами устройства, второй выход первого буферного регистра подключен к второму входу первого блока сумматорбв по модулю два, второй выход которого подключен к первому входу регистра ошибок, второй вход регистра ошибок подключен к выходу первого блока свертки, первый и второй в оды которого подключены соответственно к второму и третьему выходам регистра адреса, второй выход регистра информации подключен к первому входу блока сравнения, второй вход которого подключен к первому выходу второго блока сумматоров по модулю два, вход второго блока сумматоров по модулю ,два подключгн к третьему выходу регистра информации, нтвертый вход которого под„„SU„„1076952 A ключен к первому выходу второго буферного регистра, второй выход второго блока сумматоров по модулю два подключен к второму входу блока элементов И, третий вход которого подключен к выходу первого дешифратора, первый выход блока сравнения подключен к входу первого дешифратора,к входу второго дешифратора и к входу блока анализа синдромов, первый выход которого подключен к входу счетчика сбоев, выход второго дешнфратора подключен к четвертому входу блока элементов И, выход которого подключен к входу второго буферного регистра. второй выход второго буферного регистра подключен к входу второго блока свертки и является информационным выходом устройства, второй выход блока анализа синдромов подключен к третьему входу регистра ошибок, четвертый вход которого подключен к выходу второго блока свертки, выход регистра ошибок подключен к входу элемента ИЛИ, выход которого является управляющим выходом устройства, входы первого буферного регистра являются информационными входами устройства, отличающееся тем, что, с целью повышения быстродействия, оно содержит четыре регистра, два триггера, блок селекции и блок индикации, первый и второй входы которого подключены к выходам соответственно первого и второго триггеров, третий вход блока индикации подключен к выходу первого регистра, первый вход которого подключен к первому входу второго, третьего и четвертого регистров, к первым входам первого и второго триггеров и к первому выходу блока анализа синдромов, вторые входы первого и второго триггеров подключены к соответствующим выходам блока селекции, первый и второй входы которого подключены . соответственно к выходу первого дешифра-. тора и к первому выходу регистра инфор мации, четвертый вход блока индикации подключен к выходу второго регистра, вто рой вход которого подключен к третьему вы

)076052 ходу регистра адреса, пятый вход блока индикации подключен к выходу четвертого регистра. второй вход которого подключен к второму выходу блока сравнения, шестой

Изобретение относится к построению устройств контроля и диагностики и может быть использовано в специализированных и универсальных вычислительных машинах.

Известно устройство для контроля памяти (1).

Недостатком указанного устройства является то, что оно не обеспечивает возможности локализации неисправностей параллельно с решением задач на ЭВМ.

Известно устройство сбора ошибочной информации в памяти (2).

Недостатками устройства являются болыпие затраты оборудования (введено дополнительное запоминающее устройство) и потери времени, связанные с фиксацией состояния регистров памяти при любой ошибке.

Наиболее близким к предлагаемому является запоминающее устройство с самоконтролем, позволяющее выполнить коррекцию информации в случае возникновения сбоев, искажающих один разряд в слове.

А в случае сбоев, приводящих к искажению двух и более разрядов, известное устройство позволяет в дополнительном .запоминающем устройстве запомнить состояния регистров оперативной памяти для последующего анализа.

Недостатком известного устройства является то, что в случае неисправностей, приводящих к искажению информации в одном разряде, не сохраняется состояние регистров оперативной памяти для обеспечения локализации места неисправности.

Поэтому локализация таких неисправностей не может быть осуществлена параллельно с решением задачи, что приводит к снижению быстродействия запоминающего устройства и уменьшению коэффициента технического использования ЭВМ.

Цель изобретения — — повышение быстродействия устройства.

Поставленная цель достигается тем, что в запоминакнцее устройство с самоконтролем, содержащее блок памяти, адресный вход которого подключен к первому выходу адресного регисг ра, информационный вход блока памяти подключен к первому выходу регистра информации и к первому входу блока элементов И, в Jxofl, блока памяти подключен к ггервому входу регистра информации, в п>рой в;<од которого подклю10

Зо

40 вход блока сравнения подклк>чен к выходу третьего регистра, второй вход которого подключен к третьему выходу блока сравнения. чен к первому выходу первого блока сумматоров по модулю два, третий вход регистра информации подклк)чен к первому входу первого блока сумматоров по модулю два и к первому выходу первого буферного регистра, входы которого являются информационными входами устройства, второй выход первого буферного регистра подключен к второму входу первого блока суMматоров по модулю два, второй выход которого подключен к первому входу регистра ошибок, второй вход регистра ошибок подключен к выходу первого блока свертки, пер-. вый и второй входы которого подключены соответственно к второму и третьему выходам, регистра адреса, второй выход регистра информации подключен к первому входу блока сравнения, второй вход которого подклк>че к первому выходу второго блока сумматоров по модулю два, вход второго блока сумматоров по модулю два подключен к третьему выходу регистра информации, четвертый вход которого подключен к первому выходу второго буферного регистра, второй выход второго блока сумматоров по модулю два подключен к второму входу блока элементов И, третий вход которого подключен к выходу первого дешифратора, первый выход блока сравнения подключен к входу первого дешифратора, к входу второго дешифратора и к входу блока анализа синдромов, первый выход которого подключен к входу счетчика сбоев, выход второго дешифратора подключен к четвертому входу блока элементов И, выход которого подключен к входу второго буферного регистра, второй выход второго буферного регистра подключен к входу второго блока свертки и является информационным выходом устройства, второй выход блока анализатора синдромов подключен к третьему входу регистра ошибок, четвертый вход которого подклгочен к выходу второго блока свертки, выход регистра ошибок подключен к входу элемента ИЛИ, выход которого является управляющим выходом устройства, входы первого буферного регистра являются информационными входами устройства, дополнительно введеньг четыре регистра, два триггера, блок селекции и блок индикаггии, первый и второй входы которого полк.llO÷åíbt к выходам соответственно первог.о и второго григг.еров, 1076952

3 третий вход блока индикации подключен к выходу первого регистра, первый вход которого подключен к первому входу второго, третьего и четвертого регистров, к первым входам первого и второго триггеров и к первому выходу блока анализа синдромов, вторые входы первого и второго триггеров подключены к соответствующим выходам блока селекции, первый и второй входы которого подключены соответственно к выходу первого дешифратора и к первому выходу регистра информации,. четвертый вход блока индикации подключен к выходу второго регистра, второй вход которого подключен к третьему выходу регистра адреса, пятый вход блока индикации подключен к выходу четвертого регистра, второй вход которого подключен к второму выходу блока сравнения, шестой вход блока сравнения подключен к выходу треть его регистра, второй вход которого подключен к третьему выходу блока сравнения.

На фиг. 1 приведена блок-схема предлагаемого устройства; на фиг. 2 и 3 приведены функциональные схемы блока анализа синдрома и блока индикации.

Устройство содержит входы 1 — 3, регистр 4 адреса, регистр 5 информации, буферные регистры 6 и 7, блоки 8 и 9 сумматоров по модулю два, блок 10 сравнения, блоки 11 и 2, сверток по модулю два, блок 13 элементов И, дешифраторы 14 и 15, регистр 16 ошибок, элемент ИЛИ 17, блок 18 анализа синдрома, счетчик 19 сбоев, выходы 20 и 21, блок 22 памяти, регистры 23 — 26, триггеры 27 и 28, блок

29 селекции и блок 30 индикации.

Вход 1 в устройство представляет собой двухпроводную линию, по которой поступают сигналы «Запись», «Чтение», задающие режим работы блока 22 памяти.

Вход 2 в устройство представляет собой линию, по которой передается код адреса с контрольными разрядами. Контроль организован побайтно.

Вход 3 в устройство представляет собой

72-проводную линию. По входу 3 поступает информация, каждый байт которой сопровождается одним контрольным разрядом.

Регистр 4 адреса построен íà D-триггерах и служит для запоминания адреса, по которому необходимо выполнить обращение к блоку оперативной памяти.

Регистр 5 информации служит для хранения информации при записи в оперативную памяти и после чтения. Помимо 64-х информационных разрядов, он содержит .восемь разрядов корректирующего кода.

Построен на Д-триггерах.

Буферный регистр 6 служит для хранения информации, предназначенной для записи в оперативную память. Помимо ,64-х информа ционных разрядов содержит восемь контрольных разрядов, по одному на каждые восемь разрядов информации.

11остроен на триггерах.

Буферный регистр 7 служит для хранения информации, считанной из оперативной памяти. Содержит 64 информационных разряда, восемь контрольных разрядов и восемь разрядов кода коррекции.

Построен на Д-триггерах.

Блок 8 сумматоров по модулю два обеспечивает проверку правильности приема информации на первый буферный регистр 6, а также формирует разряды корректирующего кода в соответствии с кодом Хэйминга. На входы блока 8 поступают информационные и контрольные разряды с выходов буферного регистра 6. Первый выход блока 8 представляет собой код коррекции, сформированный для всего 64-х разряд- ного информационного слова. Он подключен к входу регистра 5 информации. Второй выход блока 8 представляет собой выходы восьми сверток, каждая из которых сворачивает восемь информационных разрядов и один соответствующий им контрольный, поступающие с выходов регистра 6. Второй выход поступает на первый

25 вход регистра 16 ошибок. Блок 8 реализован на схемах сложения по модулю два, например, 500 ИЕ 60. Блок 9 сумматоров по модулю два служит для формирования по поступающим на его вход 64-м информационным разрядом кода коррекции по коду

З0 Хэмминга (первый выход) и восьми контрольных разрядов для контроля по модулю два (второй выход). Блок 9 реализован, например, на интегральных схемах 500

ИЕ 60.

Блок 10 сравнения служит для формира вания кода синдрома. Представляет собой восемь схем сравнения, на каждую из которых поступает разряд кода коррекции с выхода регистра 5 информации и с выхо да блока 9 сумматоров по модулю два.

40 Блок 11 сверток по модулю два служит для контроля правильности приема кода адреса на регистр 4 адреса. Реализован на 500 ИЕ 60. Блок 12 сверток по модулю два служит для контроля правильности приема информации на буферный регистр 7.

45 Реализован на 500 ИЕ 60.

Блок 13 элементов И служит для передачи на буферный регистр 7 разрядов информационных, контрольных и кода корреляции в прямом коде или с инверсией. При каждой передаче инвертируются два разряда: информационный и контрольный, соответствующий тому байту, в который входит инвертируемый информационный разряд, или один разряд кода корреляции.

Дешифратор 14 предназначен для определения по коду синдрома разряда, неверно считанного из блока 22 памяти на регистр 5 информации. Выход дешифратора

1076<) 5)2

20

? >

14 поступает н3 вход блока !3 элементов

И. Ден!ифрлтор 15 служит для определения по коЛу сннЛромл номера байта, в котором находится нев pHÎ считанный информационн ь! и р л з 1) Я л. H 3 (3 х (3!L f>1 л(. н (и ф р я т 0 р 0 В 1 4 и !5 поступает выход блока 10 сра!знения, !

13 котором формируется кол синлромя.

Регистр 16 ошибок служит для фиксации факта возникновения некорректируемой ошибки. При возникновении такой ошибки лля обеспечения возможности анализа причин сбоя работа оперативной памяти, 3 также устройств, с которыми она сопряжена, лолжнл быть приос.гяновлена.

С!И>собь! анализа таких ситуаций могут быть самые рызнообрлзныс: как ручные, автоматически(, однако Л;!Я изобPCl(. НИЯ ЭТО Н< ИМСЕТ !IPHll!LB(I H3 Ibf!OÃÎ знлч(ния.

Элемент ИЛИ 17 выраблть!влет сигнал приостлнова работы оперативной памяти и сопряженных с не!о устройств в случае нерлВ(. яства ну 10 хОтя бы ОлнОГО р 33рялл регистра 16 ошибок.

Блок 18 лн3лизл синдрома служит лля распознания по коду синдромы коррелируе мых ошибок оперативной памяти. Функциональная схема блока !8 приведена ня фиг. 2 и содержит элем< нт ИЛИ 18.! элементы И 18 2, 18 3 и 18 4, элемент

ИЛИ 18.5.

Появление сии!ала нл выходе элемента 18.2 говорит 0 том. что в коде синлроМа разряд общей четш)сти рлвен единице, а остальные разряды не pa!3!il нулю, т. е. имеет место корректируемая ошибка. . !оявление сигня13 н3 !)ыхо:(е элементы 18.3 говорит о том, что в коде синдромы разряд

Об!цей четности равен нулю, а оста)!bit! Io разряды не равны нулк>, т. е. имеет место двойная ошибка. Появление сигналя ны выходе элемента 18 4 ГОВОрит О тoM что llрОизошла тройная оп!ибкл или неверен р

Счетчик !9 сбоев служит для полсчета числа корректируемых ошибок. Он содержит восемь разрядов, старший разряд полключен не по счетному. 1 по устяноВочнОму Входу. Этот разряд сиГнализиру(T о лостижении cHBò÷HKOM 19 млксимальног<) значения. В нулев<ц состояние старший разряд счетчик сбоев 19 устанавливается при начальном сбро«. . (., (< тчик 19 выполнен на триггерах, имев! Инлl!K

Первый выход;1 предстлвля< т собой 72-х проволну(0 линик>, в к<>торой 64 шины используются для передачи информации в восемь контрольны Y разрядов. Второй выход пр< лс)лн)IH("I собой олнопроволную линик), 11<) Kol ОР<>Й 11(P(,L;1<. T H сигH3< ИРИocT3!l0Ba pa6oГ!)! !<Иеpal ывнои II3MHTH и СО30

4<> .>0

55! (ряженных устройств в случае возникновс-!

lI!sl нскорр(.KTHpyемой он(ибки. ! элок 22 оперятивнОЙ памяти служит лля

: ранения информации и включает в с< бя, помимо зяномиí!K)IILHK матриц, схемы ленlèôðлнни адресa и схемы усиления считьlвыемых и занисываемыx ры;,зрядов информ3ции. Регистр 23 служит для з3пOMHíàHèÿ ,/состоя ни!! е (инин ных вы>н)дов регистра 4

Ор мы пня Ilяl р("H cT pl>! 23 2() зы нос((тся

В случае Возникновения корректируеу(ой о!пнбки по сигналу с Выходы блока 18

Е>ло< 29 сел< кции служит для Bибор3 рызрядл реп!стра !(It(!)Opvat(Hlf, неверно считанногÎ из блока памяти. С выходов блока 29 состояния нулево! о и единичного выходов этого разряда передаются для запоминания на входы триггеров 27 и 28.

Выбор разряды осу(цествляется в соответствии с Воз)бу)кд i!HQH в!(ходной ПIHHOH де)нифратора 14. Блок 29 селекции построен ila селекторах 500 Лм 01.

Блок 30 индикяпии служит лля индикации места неисправности. В каждом конкретном случае это может быть номер раз> ряда, àдрес, поле 3лресы, указывак)щее од-!!у из координат, Кроме того, блок 30 указывает характер неисправности «Пропадание елиннцы», «Ложная единица». По вхо L3M! блок 30 индикации связан с регистрами 23 26 и триггера»H 27 и 28.

Функциональная схема одного разряда блока индикации приведена ны (1)иг. 3.

Онд! !!. Блок 30 и иди ка ци и работает c(les(>) tot! IHM образом.

Е;сли при Возникновении сбоев «fta.fHBHpyeмый разряд блоков 4, 1О и 5 и

В этом случае нл выходс 30.1 имеем злнрещaIOLILèé сиг;!ал и ни один нндaклционный

ЭЛЕМЕНТ H (В КЛ Ю Ч Л (> Т С Я. < . < .,1 И Ж (I I P H R O;3никновснии сбоев анлли зирзсмый разряд блоков 4.10.5 ил хо Ltl t < st в одном каком-либо состоянии, lot гл т()лик<> один триггер соотиетствук><цеi <> разряды бло1076952 ков 23 †-28 устанавливается в единичное состояние. При этом включается один из иидикацисшных элементов 30.4, 30.5, имеющих разну)0 цветовую окраску.

Перед началом работы устройства в период выполнения регламентных работ блоки устройства 19, 23, 24, 25, 26, 27 и 28 по цепи начальной установки приводятся в исходное нулевое состояние. Чтобы не перегружать чертежи связями, не имеющими принципиального значения, цепь начальной установки не показаны.

Устройство имеет два режима работы:

«Запись» и «Чтение». В режиме «Запись» из устройств, сопряженных с оперативной памятью, на регистр 4 адреса поступает адрес, по которому необходимо выполнить запись, на буферный регистр 6 поступает информация с контрольными разрядами.

Правильность приема адреса контролируется блоком 1 сверток по модулю два, а информации — — блоком 8 сумматоров по мОдулlо двя. Г с. fè информа!(ия принята неправильно ня указанные регистры, то блоками 11 и 8 вырабатываются сигналы ошибки, которые уста нявливак>т в единицуу соответствующие разряды регистра 16 ошибок и B результате процесс записи прекращается. Если ошибки не были об))яружены, блоком 8 cy>tv;)TnpoB по модулю дня форм и()устсл код коррскци и и и нфОр м я пи я совместно с кодом коррекции принимается на регистр 5 информации. Г1ри поступлении пс> первому входу н устройство cHrfiBла

«ЗаflHCI»> ИнфОp!

В режиме «Чтение» из устройств, сопряженных с оперативной памятью, на регистр 4 адреса занос HTcsl адрес, 110 которому необходимо выполнить обращение. Затем по первому входу 13 устройство в блок 22 памяти пос)упяст сил)ал «×TOIIHå >. В результате на регистр 5 поступает информация с кодом коррекции. Информационные разряды с трстьег0 выхода регистра информации поступают на вход блока 9 сумматоров по модулю два. Блоком 9 в соответствии с инс(>ормацией, поступившей на его вход, по первому выходу формируется код коррекции, я по второму выходу конт рольные разряды.

Код коррекции с второго выхода регистра информации (считанный) и код коррекции с первого выхода второго блока 9 сумматоров (сформированный) сравниваются в блоке 10 сравнения. В результате на выходе блока сравнения образуется код синдрома. поступающий в блок 18 анализа синдрома. Если блоком 18 обнаружена некорректируемая ошиокя, на его выходе формируется сигнал, устанавливающий соответствующий разряд регистра 16 ошибок в единицу, что приостанавливает рароту оператив)юй п()мяти и сопряженных устройств. Если блоком 18 анализа син5

1О

).>

55,дрома обнаруживается корректируемая ошибка, то состояние счстчика 19 сбоев унеличинается ня единицу. Дешифратор

15 возбуждает соответствук>щий коду синдрома вход блока 13 вентилей и через него информация передается на буферный регистр 7 (информационные разряды и раз ряды кода коррекции) . Дсп)ифратор 15 возбуждает соответству)ощий коду синдрома вход блока 13 вентилей, через который переда)отся контрольныс разряды на буферный регистр 7. Одновременно состояние разря.<)он регистра 4 адреса, выходов блока

10 сравнения, искаженного разряда регистра 5 информации копируются на регистры и триггеры блоков 23--28. Затем откорректированная информация поступает на бу-, ферный регистр 7, проверлетсл блоком 12 сверток ПО модулю два и передается в устpО1!сT13 1, сОпрлж(Illlь!с (Оп(pатннной па-мятшо. Кроме того, с Г>уферного регистра 7 информяцио))нь)е разряды и разряды кода коррс i<1! I!H передан> гсл на вход регистра

И)lфОР М Я))!111 1;1 и Р<. Г<. 11(ПЯ I!!1!1.

Уч))гывя, что устрОйстнО р()Г)ответ непрсрывп<>, B процессе реализации задач без зятря г по. I(çffîão lli lll lll! ного времени удастся Обр))бОт 3ТВ 3 if 1 !liT(.1ьнос l<0111чсство сбоеB. )> l!.1>, укя:)я)п)ых особенностей построения устройств<3 бл()ком индикации Инфицируютсsl состояние полей регистров, имеюц(их общий;>)ряктср для вссx сбоев.

Наприм.;... если (>(й I B поле блока HHдикации, связанном с блоком сравнения, floe.!<. o()j> 10<)THи Bc(>, <)0(B Г)1>(BT Hндици роняться номер сбойного разряда. Если

lfci)сlij>яfiliOcòü сl3л" 1!Iя <. ОIIII!б)кoй c>f

ОД!1(1 11.3 l

Прсдлягасмос устройст!30 позволит обесПС .101< BËÈÇ>1 ЦИ)0 !СИС !1РЯ В ПОСТЕ И ОПЕрат.li! IIOil памяти, имokofffffx перемещающийся характер и приводя)цих к искажению информации в одн0 1 разряде, параллельно с рс)пением зя (;3) ii;1 .=)БМ, без затрат времени и без сушсс).1<ен))с<гÎ увеличения

Об о руд 0 B B f!H sf.

Изобретение стало >ц>зможным благодаря возможности обработки сбойной информац!ш, одновременно с ес фикс.ацией на дополнительных регистрах. без накопления в буферных зяпом)!И<1)оп(их устройствах.

Наиболее целссообряз )«ис.пользование данного устройства д.is! попс ка неисправностейй оперативной и я >i sf! ii типа 2.5Д. В памяти, построенной !«> схсмс 2,5Д, одни и те >ке обмотки ис))<>ль., l(>T< и и кяк ядресныс, и как pBBpH!I)l 11()э) >му в ряде случаев неисправность в с х(i:3 дс)п ифряции адреса воспринима< т :. к;kl< (>а 3рядняя. Для обеспечения правил):)1< г<> !Hrki гн>зя в этом

1076952

9 случае необходимо обработать большое количество сбойных ситуаций (порядка 100) .

Применение данного устройства позволя}О ет избежать ошибок при определении места неисправности и тем самым исключить непроизводительные потери времени.

1076952

Редактор А. Власенко

Заказ 758/48

Составитель С. Шустенко

Техред И. Верес Коррелтор !1 Муски

Тираж 575 Г1одинсн»с

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

I 13035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП <Патент>, г. Ужгород, ул. Проектная, 4