Цифровой амплитудный дискриминатор

 

ЦИФРОВОЙ АМПЛИТУДНЫЙ ДИСКРИМИНАТОР , содержащий распределитель импульсов, три триггера, три элемента НЕ, четыре элемента И, сумматор , один из входов которого соединен с шиной эталонных сигналов дискриминатора, другой через первый элемент НЕ - с шиной селектируемого сигнала дискриминатора, а третий - с прямым выходом первого триггера, выход переноса сумматора подключен к входу установки в нулевое состояние и через второй элемент НЕ к входу установки в единичное состояние первого триггера, счетный вход которого соединен с шиной тактовых сигналов дискриминатора , выход сигнала считывания распределителя сигналов соединен с первыми входами первого и второго элементов И, вторые входы которых подключены соответственно к прямому и инверсному выходам первого триггера , выход начальной установки распределителя сигналов соединен с входами установки в единичное состояние первого, второго и третьего триггеров, выход блокировки распределителя сигналов соединен с первыми входами третьего и четвертого элементов И, вторые входы которых подключены к шине тактовых сигналов дискриминатора, выход суммы сумматора соединен с третьими входами третьего и через третий элемент НЕ четвертого элемента И, выходы которых подключены к входам установки в О соответственно второго и третьего триггеров, инверсный выход второго триггера соединен с третьим входом первого элемента И, выход которого подключен к выходу второго элемента И и выходной шине дискриминатора , отличающийся тем, что, с целью повышения точности дискриминатора путем устранения несимметричности селекции сигналов (Л относительно эталонного путем полного восстановления модуля разности с при отрицательном значении разности, в него введены четвертые триггер и элемент НЕ, пятый элемент И и элемент ИЛИ, входы которого соединены с инверсным и прямыми выходами соответственно третьего и четвертого, триггеров, а выход - с третьим входом второго элемента И, вход устасо новки в единичное состояние четвертого триггера подключен к выходу -4 начальной установки распределителя о: сигналов, а вход установки в О с .выходом пятого элемента И,входы со которого соединены соответственно с шиной тактовых сигналов дискриминатора , выходом суммы сумматора и через четвертый элемент НЕ с выходом блокировки распределителя сигналов.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

3(50 О. 06 F 7/02 м

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3495744/18-24 (22) 04.10.82 ,(46) 15.02.84. Бюл. М 6 (72) Ю.Б. Йванов (53) 681.325 (088.8) (56) 1. Патент США Р 3811039, кл. 235-165, 1974.

2. Авторское свидетельство СССР

9 532858, кл. G 06 F 7/02, 1973. (54 ) (57 ) ЦИФРОВОЙ АМПЛИТУДНЫЙ ДИСКРИМИНАТОР, содержащий распределитель импульсов, три триггера, три элемента НЕ, четыре элемента И, сумматор, один из входов которого соединен с шиной эталонных сигналов дискриминатора, другой через первый элемент НŠ— с шиной селектируемого сигнала дискриминатора, а третий — с прямым выходом первого триггера, выход переноса сумматора подключен к входу установки в нулевое состояние и через второй элемент НЕ к входу установки в единичное состояние первого триггера, счетный вход которого соединен с шиной тактовых сигналов дискриминатора, выход сигнала считывания распределителя сигналов соединен с первыми входами первого .и второго элементов И, вторые входы которых подключены соответственно к прямому и инверсному выходам первого триггера, выход начальной установки распределителя сигналов соединен с входами установки в единичное состояние первого, второго и третьего триггеров выход блокировки распределителя сигналов соединен с первы„„SU3 9 А ми входами третьего и четвертого элементов И, вторые входы которых подключены к шине тактовых сигналов дискриминатора, выход суж ы сумматора соединен с третьими входами третьего и через третий элемент

НЕ четвертого элемента И, выходы которых подключены к входам установки в "0" соответственно второго и третьего триггеров, инверсный выход второго триггера соединен с третьим входом первого элемента И, выход которого подключен к выходу второго элемента И и выходной шине дискриминатора, отличающийся тем, что, с целью повышения точности дискриминатора путем устранения щ несимметричности селекции сигналов относительно эталонного путем полного восстановления модуля разности при отрицательном значении разности, С, в него введены четвертые триггер и элемент НЕ, пятый элемент И и элемент ИЛИ, входы которого соединены с инверсным и прямыми выходами соответственно третьего и четвертого, триггеров, а выход — с третьим входом второго элемента И, вход установки в единичное состояние четвертого триггера подключен к выходу начальной установки распределителя сигналов, а вход установки в "0" с.выходом пятого элемента И,входы которого соединены соответственно с шиной тактовых сигналов дискриминатора, выходом суммы сумматора и через четвертый элемент НЕ с выходом блокировки распределителя ф сигналов.

1073769

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для селекции сигналов по величине разности между амплитудами селектируемого и эталонного сигналов, например, при сжатии данных в телеметрии.

Известен цифровой амплитудный ,дискриминатор на базе двоичного логико-арифметического устройства, содержащий триггеры, инверторы, элементы И, сумматор и распределитель сигналов Я .

Недостатком этого дискриминатора является его сложность и низкое быстродействие, что ограничивает воэможность его использования в аппаратуре обработки данных для селекции сигналов, так как для выполнения каждой очередной операции необходим возврат результата предыдущей операции на вход устройства.

Наиболее близким по технической сущности к предложенному является цифровой амплитудный дискриминатор, содержащий триггеры, инверторы,элементы И, сумматор, один из входов которого соединен с шиной эталонных сигналов, другой — через инвертор с шиной селектируемого сигнала,. а третий — с прямым выходом первого триггера, выход переноса сумматора подключен к входу установки в нулевое состояние и через инвертор к входу установки в единичное состояние первого триггера, счетный вход которого соединен с шиной тактовых сигналов, и распределитель сигналов, первый выход которого соединен с входами первого и второго элементов И, другие входы которых подключены к прямому и инверсному выходам первого триггера соответственно, второй выход распределителя соединен с входами установки в единичное состояние первого, второго и треть-. его триггеров, а третий выход распределителя через третий и четвертый элементы И, другие входы которых подключены к шине тактовых сигналов, соединен с входами второго и третьего триггеров, инверсные выходы которых подключены к соответствующим входам первого и второго элементов И, выход сумматора — к входу третьего элемента И и через инвертор — к входу четвертого элемента И, а выходы первого и второго элементов И вЂ” к выходу дискриминатора.

Недостатком описанного дискриминатора является несимметричность селекции сигналов относительно эталонного, возникающая в .результате неполного восстановления модуля разности при отрицательном значении разности с потерей единицы младшего разряда модуля, что приводит к поте ре точности при селекции сигналов, когда допустимая разность между эталоном и селектируемым сигналами мала и сравнима со значением единицы младшего разряда.

Цель изобретения — повышение точности работы дискриминатора.

I 0 поставленная цель достигается тем, что в цифровой амплитудный дискриминатор, содержащий распределитель импульсов, три триггера, три элемента НК, четыре элемента N, сумматор, один из входов ко:,. рого соединен с шиной эталонных сигналов дискриминатора, другой через первый элемент НŠ— c шиной селектируемого сигнала дискриминатора, а третий с прямым выходом первого триггера, выход; -. ереноса сумматора подключен к входу установки в нулевое состояние и :ерез второй элемент HE к входу уст ..,овки в единичное состояние первого триггера, счетный вход кото 5 рого соединен с шиной тактовых сигналов дискриминатора, выход сигнала считывания распределителя сигналов соединен с первыми входами первого и второго элементов И, вто30 .рые вход5 которых подключены соответственно к прямому и инверсному выходам первого триггера, выход начальной установки распределителя сигналов соединен с входами установ35 ки в единичное состояние первого, второго и третьего триггеров, выход блокировки распределителя сигналов соединен с первыми входами третьего и четвертого элементов И, вторые щ входы которых подключены к шине тактовых сигналов дискриминатора, выход суммы сумматора соединен с третьими входами третьего и через третий элемент НЕ четвертого элемента И, выходы которых подключены к входам установки в "0" соответственно второго и третьего триггеров, инверсный выход второго триггера соединен с третьим входом первого элемента И, выход которого подключен к выходу второго элемента И и выходной шине дискриминатора, введены четвертые триггер и элемент НЕ, пятый элемент И и элемент ИЛИ, вход которого соединен с инверсными и прямыми выходами соответственно третьего и четвертого триггеров, а выход — с третьим входом второго элемента И, вход установки в единичное состояние четвертого триггера подключен

60 к выходу начальной установки распределителя сигналов, а вход установ„ки в "0" — с выходом пятого элемента И, входы которого соединены соответственно с шиной тактовых сигналов дискриминатора, выходом суммы

1073769

40 сумматора и через четвертый элемент НЕ с выходом блокировки распределителя сигналов.

На чертеже представлена функциональная схема устройства.

Дискриминатор содержит шины 1-3, сумматор 4, распределитель сигналов 5, триггеры 6-9, элементы НЕ

10-13, элементы И 14-18 и элементы ИЛИ 19.

Дискриминатор работает следующим 10 образом.

По шине 3 на вход распределителя сигналов 5 осуществляется подача тактовых сигналов, причем полный цикл работы дискриминатора состоит 15 из числа тактов, на единицу большего разрядности сравниваемых операндов. При этом распределитель сигналов 5 в пределах одного цикла формирует следующие сигналы: на вы- 20 ходе 20 сигнал в начальной части первого такта, осуществляющий установку в единичное состояние триггеров 6-9, на выходе 21 — сигнал, запирающий в течение первых тактов элемен..ы И 16 и 17 и благодаря элементу НЕ 12 удерживающий в открытом состоянии в это же время элемент И 18, на выходе 22 — сигнал, разрешающий на последнем такте цикла отпирание элементов И 14 и 15 и считывание сигналов результата сравнения.

Число и определяет максимальное значение модуля разности между селектируемым и эталонным сигналами, при котором эти сигналы признаются равными (например, при п=З максимальное значение модуля разности составляет 111).

Начиная с первого такта в сумматор 4 синхронно с тактовыми сигналами поступают код селектируемого сигнала по шине 1 через элемент

НЕ 13 и код эталонного сигнала по 45 шине 2. Подача кодов осуществляется младшими разрядами вперед. Благодаря элементу НЕ 13 код селектируемого сигнала преобразуется в обратный код, а благодаря начальной установке триггера 6 в единичное состояние, вследствие чего на вход значения переноса сумматора 4 в первом такте поступает единичный сигнал, этот код далее преобразуется в дополнительный, в результате на выходе суммы 23 сумматора 4 в пределах цикла последовательно формируется значение разности между эталонным и селектируемым сигналами. При этом значение переноса в следующий разряд записывается в 60 каждом такте в триггер 6 благодаря подаче на его управляющие входы сигнала с выхода 24 переноса сумматора

4 и подаче на его счетный вход такто. вых сигналов с шины 3. 65

В процессе формирования значения разности на выходе 23 сумматора 4 возможны следующие ситуации.

Селектируемый сигнал меньше эталонного сигнала. В этом случае на выходе 23 сумматора разность форми руется в прямом коде, а к последнему такту триггер 6 оказывается в состоянии, при котором на его прямом выходе присутствует единичный сигнал. Если при этом величина модуля разности оказывается меньше допустимой, в тактах, следующих за п-м, единичные сигналы на выходе 23 сумматора не возникают и триггер 7 к концу цикла остается в состоянии, при котором на его инверсном выходе присутствует нулевой сигнал, удерживающий элемент И 14 в закрытом состоянии, и на последнем =акте никакие сигналы на вход 25 дискриминатора не поступают. Если величина модуля разности оказывается больше допустимой, в тактах, следующих за п-м, возникает хотя бы один единичный сигнал на выходе 23 сумматора 4, триггер 7 перебрасывается, открывая элемент И 14, и в последнем такте возникает сигнал на выходе

25 дискриминатора.

Селектируемый сигнал больше эталонного сигнала. В этом случае на выходе 23 сумматора разность формируется в дополнительном коде, а к последнему такту триггер 6 оказывается в состоянии, при котором на его инверсном выходе присутствует единичный сигнал. Если при этом величина модуля разности оказывается больше допустимой, в тактах следующих за п-г, на выходе 23 сумматора

4 возникает хотя бы один нулевой сигнал, преобразуемый в единичный элементом HE 11, триггер 8 перебрасывается, открывая через элемент ИЛИ

1 элемент И 15, и на выходе 25 дискриминатора в последнем такте возникает сигнал. Если величина модуля разности оказывается меньше допустимой, в тактах, следующих за п-м, нулевые сигналы на выходе 23 сумматора 4 не возникают и триггер 8 к концу цикла остается в состоянии, при котором на его инверсном выходе присутствует нулевой сигнал. Если же, однако, в пределах первых тактов на выходе 23 сумматора возникают одни нулевые сигналы, они не изменяют состояния триггера 9, в результате чего к концу такта на

его приемном выходе сохранится единичный сигнал, что также приводит к отпиранию элемента И 15 и появлению сигнала на выходе 25 дискриминатора. Если же в пределах этих тактов на выходе 23 сумматора 4 возникает хотя бы один единичный

1073769

Составитель Е. Иванова

Техред Л,Пилипенко КорректорИ. Зрдейн

Редактор Л. Веселовская

Тираж 699 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 331/48

Филиал ППП "Патент", г. Ужгород, ул. Проектная,4 снгнал, триггер 9 перебрасывается, на его прямом выходе к концу такта оказывается нулевой сигнал который на результат анализа не влияет.

Выполняемая с помощью триггера 9 операция эквивалентна операции восстановления прямого кода разности для этого единственного ее значения (когда в младших разрядах дополни° 1 тельного кода разности содержатся одни нули, а во всех старших разрядах - одни единицы).

Таким образом, предложенный дискриминатор позволяет симметрировать поле допустимых отклонений селектируемого сигнала относительно эталонного и, следовательно, повысить точность его работы.