Устройство для вычисления экспоненциальной функции

 

I. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭКСПОНЕНЦИАЛЬНОЙ ФУНКЦИИ по авт.св. №896619, от л ич а rout е е с я тем, что, с целью расширения класса решаемых задач путем дополнительного вычисле.ния логарифмической функции, в него введены блок управления, третий регистр сдвиг га, регистр аргумента, второй и третий элементы ИЛИ, четвертый, пятый и шестой элементы И, второй элемент задержки, третий триггер, коммутатор и схема сравнения, причем первый выход Склока управления соединен с входом регистра аргумента, выход которого соединен с первым информационным входом схемы сравнения, вХод синхронизации которой соединен с вторым выходом блока управления, третий выход которого подключен к первому входу первого триггера, второй вход которого соединен с выходом второго элемента ИЛИ, первый вход которого соединен с выходом четвертого элемента И, первый вход которого соединен с выходом схемы сравнения , второй игформационный вход которок соединен с выходом коммутатора , первый информационный вход которого соединен с информационным входом третьего регистра сдвига и выхо- / дом третьего элемента ИЛИ, первый вход которого соединен с прямым выходом третьего триггера, первый .вход которого соединен с выходом пятого элемента И, первый вход которого соединен с прямым выходом первого триггера , входы синхронизации первого, второго и третьего регистров сдвига соединены с четвертым выходом блока управления, пятый выход которого соединен с вторым входом четвертого элемента И,-шестой выход блока управления соединен с вторыми входами .Q второго и пятого элементов И и вхо$ дом сброса схемы сравнения, седьмой сл выход блока управления соединен с с входами записи первого и второго регистров сдвига, восьмой выход блока управления сое1динен с входами ввода данных второго и записи третьего регистров сдвига и вторым входом вто . рого элемента ИЛИ, входы ввода данных первого и третьего регистров ел vj сдвига соединены с входом нулевого : потенциала устройства, вход задания г 4; 1 режима которого соединен с управляющим входом коммутатора, второй информационный вход которого соединен с выходом первого элемента ИЛИ, выход третьего регистра сдвига соединен с первым входом шестого элемента И и вторым входом третьего тригг.ера, инверсный выход которого соединен через второй элемент задержки с вторым входом шестого элемента И, выход которого соединен с вторым входом третьего элемента ИЛИ.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК. (19) (И) 3(59 С 06 F 7 556

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ЯО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ/ . "- " /

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Ъ - а данных второго и записи третьего ре. гистров сдвига и вторым входом вто. рого элемента ИЛИ, входы ввода дан. ных первого и третьего регистров сдвига соединены с входом нулевого: потенциала устройства, вход задания режима которого соединен с управляющим входом коммутатора, второй информационный вход которого соеди нен с выходом первого элемента ИЛИ, (611 896619 (21) 3412196/18-24 (22) 24.03.82 (46) 30.11.83. Бюл. Р 44 (72) В,Л.Баранов (» ) Ордена Ленина институт кибернетики АН Украинской ССР (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

Ф 896619, кл. 6 06 Р 7/54, 1980 (прототип). (54}(57) 1. устРОйство для вычислеНИЯ ЭКСПОНЕНЦИАЛЬНОЙ ФУНКЦИИ по авт.св. N- 896619, о т л и ч а ю— щ е е с я тем, что, с целью расширения класса решаемых задач путем дополнительного вычисления логарифмической функции, в него введены блок управления, третий регистр сдви-. . га, регистр аргумента, второй и третий элементы ИЛИ, четвертый, пятый и шестой элементы И, второй элемент задержки, третий триггер, коммутатор и схема сравнения, причем первый выход блока управления соединен с входом регистра аргумента, выход которого соединен с первым информационным входом схемы сравнения, вход синхронизации которой соединен с вторым выходом блока управления, третий выход которого подключен к первому входу первого триггера, второй вход которого соединен с выходом второго элемента ИЛИ, первый вход которого соединен с выходом четвертого элемента И, первый вход которого соединен с выходом схемы сравнения, второй информационный вход которой соединен с выходом коммутатора, первый информационный вход которого соединен с информационным входом третьего регистра сдвига и выхо-,. дом третьего элемента ИЛИ, первый вход которого соединен с прямым выходом третьего триггера, первый .вход которого соединен с выходом пятого элемента И, первый вход которого соединен с прямым выходом первого триггера, входы синхронизации первого, второго и третьего регистров сдвига соединены с четвертым выходом блока управления, пятый выход которого соединен с вторым входом четвертого элемента И,.шестой выход блока управления соединен с вторыми входами второго и пятого элементов И и вхо дом сброса схемы сравнения, седьмой выход блока управления соединен с входами записи первого и второго регистров сдвига, восьмой выход блока управления соединен с входами ввода выход третьего регистра сдвига соединен с первым входом шестого элемента И и вторым входом третьего триггера, инверсный выход которого соединен через второй элемент задержки с вторым входом шестого элемента И, выход которого соединен с вторым входом третьего элемента ИЛИ, 44

10579

2. Устройство по п, 1, о т л ич а ю щ е е с я тем, что, блок управления содержит генератор импульсов, распределитель импульсов, элемент

НЕ, элемент ИЛИ-НЕ, элемент И, ключ, 11 генератор одиночных импульсов, коммутатор, триггер и элемент ИЛИ, причем выход генератора импульсов соединен с входом распределителя импульсов и через элемент НŠ— с.первыми входами элементов ИЛИ-НЕ и И, вторые входы которых соединены соответственно с первым и вторым выходами распределителя импульсов, выходы которого соединены с первым выходом блока управления, первый выход распределителя импульсов подключен к первому входу элемента ИЛИ, выход элемента И соединен с первыми входами триггера и генератора одиночных импульсов, второй вход и выход которого соединены соответственно с выходом ключа и информационным входом коммутатора, управляющий вход которого является входом задания режи" ма блока управления, управляющий и информационный входы ключа соединены соответственно с входом начального запуска и входом нулевого потенциала блока управления, первый выход коммутатора соединен с вторым входом триггера, выход которого соединен с вторым входом элемента ИЛИ, выходы с второго по восьмой блока управления соединены соответственно с выходом элемента ИЛИ-НЕ, вторым вы-. ходом коммутатора,выходом генератора импульсов, выходом элемента И,первым выходом распределителя импульсов, в ыходом элемента ИЛИ и выходом триггера.

Изобретение относится к автоматике и вычислительной технике и может быть использовано в вычислительных устройствах и устройствах дискретной автоматики для вычисления экспоненциальной или логарифмической функции.

По основному авт.св. Р 896619 известно устройство, содержащее два регистра сдвига, сумматор, два тригФ гера, три элемента И, элемент ИЛИ и элемент задержки, причем первый выход сумматора соединен через первый регистр сдвига с его первым входом, первый вход и прямой выход первого триггера соединены соответственно с входной шиной устройства и с пербым входом первого элемента И, выход которого соединен с вторым входом

20 сумматора, второй выход которого соединен с первым входом второго элемента И, выход которого соединен с первым входом второго триггера, второй вход которого подключен к выходу второго регистра сдвига и к первому входу третьего элемента И, второй вход которого через первый элемент задержки соединен с инверсным выходом второго триггера, прямой выход которого подключен к первому входу

30 первого элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом третьего элемента

И и с вторым входом первого элемента Ы, подключенного вторым входом к входу вторс1го регистра сдвига (I) .

Недостаток устройства заключается в ограниченных функциональных возможностях.

Цель изобретения — расширение класса решаемых задач путем дополнительного вычисления логарифмической функции.

Поставленная цель достигается тем, что в устройство дпя вычисления экспоненциальной функции дополнительно введены блок управления, третий регистр сдвига, регистр аргумента, второй и третий элементы ИЛИ, четвертый, пятый и шестой лементы

И, второй элемент задержки, третий триггер коммутатор и схема сравнения, причем первый выход блока управления соединен с входом регистра аргумента., выход которого соединен с первым информационным входом схема сравнения, вход синхронизации которой соединен с вторым выходом блока управления, третий выход которого подключен к первому входу

1057944

10!

35

55 первого триггера, второй вход кото-. рого соединен с выходом второго элемента ИЛИ, первый вход которого соединен с выходом четвертого элемента

И, первый вход которого соединен с выходом схемы сравнения, второй информационный вход которой соединен с выходом коммутатора, первый информационный вход которого соединен с информационным входом третьего регистра сдвига и выходом третьего элемента ИЛИ, первый вход которого соедииен с прямым выходом третьего триггера, первый вход которого соединен с выходом пятого элемента И, первый вход которого соединен с прямым выходом первого триггера, входы синхронизации первого, второго и третьего регистров сдвига соединены с четвертым выходом блока управления, пятый выход которого соединен с вторым входом четвертого .элемента И, шестой выход блока управления соединен с вторыми входами второго и пятого элементов И и входом сброса схемы сравнения, седьмой выход блока управления соединен с входами записи первого и второго регистров сдвига, восьмой выход блока управления соединен с входами ввода данных второго и записи третьего регистров сдвига и вторым входом второго элемента HJIH входы ввода данных первого и третьего регистров сдвига соединены с входом нулевого потенциала устройства, вход задания режима которого соединен с управляющим входом коммутатора, второй информационный вход которого соединен с выходом первого.элемента ИЛИ, выход третьего регистра сдвига соединен с первым входом шестого элемента И и вторым входом третьего триггера, инверсный выход ко- . торого соединен через втсрои элемент задержки с вторым входом шестого эле45 мента И, выход которого соединен с вторым входом третьего элемента ИЛИ, Причем блок управления содержит генератор импульсов, распределитель импульсов, элемент НЕ, элемент ИЛИНЕ, элемент И, ключ, генератор одиночных импульсов, коммутатор, триггер и элемент ИЛИ, причем выход генератора импульсов соединен с входом распределителя импульсов и через элемент HE — с первыми входами элементов ИЛИ-НЕ и И, вторые входы которых соединены соответственно с первым и вторым выходами распределителя импульсов, выходы которого соеди". иены с первым выходом блока управления, первый выход распределителя импульсов подключен к первому входу элемента ИЛИ, выход элемента И соединен с первыми входами триггера и генератора одиночных импульсов, второй вход и выход которого соединены соответственно с выходом ключа и информационным входом коммутатора, управляющий вход которого является входом задания режима блока управления, управляющий и информационный входы ключа соединены соответственно с входом начального запуска и входом нулевого потенциала блока управления, первый выход коммутатора соединен с вторым входом триггера, выход которого соединен с вторым входом элемента ИЛИ, выходы с второго по восьмой блока управления соединены соответственно с выходом элемента ИЛИНЕ, вторым выходом коммутатора, выходом генератора импульсов, выходом элемента И, первым выходом распределителя импульсов, выходом элемента ИЛИ и выхоцом триггера.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 — блок-схема блока управления и регистра аргумента; на фиг. 3 — поясняющие работу. устройства диаграммы.

Устройство для вычисления экспоненциальной функции содержит регистры 1 3 сдвига, сумматор А, триггеры

5 — 7, блок 8 управления, регистр 9 аргумента, схему 10 сравнения, элементы И 11-16 элементы ИЛИ 17-19, элементы 20 и 21 задержки и коммутатор 22.

Блок управления содержит генератор 23 импульсов, распределитель 24 импульсов, генератор 25 одиночных импульсов, ключ 26, коммутатор 27, триггер 28, элемент ИЛИ 29, элемент

ИЛИ-НЕ 30, элемент И 31, элемент

HE 32, выходы 33-39 блока управления.

Регистр аргумента содержит коммутатор 40 элемент ИЛИ 41 и выход регистра 42, Устройство для вычисления экспоненциальной функции работает следующим образом.

Генератор 23 тактовых импульсов блока 8 управления вырабатывает последовательность импульсов, пз кото!

057944 рых распределитель 24 импульсов на и каналов (где n " количество разрядов регистров 1-3 сдвига) формирует и последовательностей импульсов длил 4 тельностью = y (где f - тактовая ча- 5 и стота генератора 23) с периодом Т=пь и сдвинутых друг относительно друга на время ( л

С помощью коммутатора 40, который может быть выполнен в виде п"разряд- !О ного клавишного переключателя, набирают дополнительный двоичный код отрицательного значения аргумента для вычисления экспоненциальной функции либо прямой двоичный код положительного значения аргумента цля вычисления логарифмической функции.

Коммутатор 40 подключает в единичных разрядах соответствующие выходы распределителя 24 импульсов к входам элемента ИЛИ 41, на выходе которого формируется последовательный и-разрядный двоичный код набранного значения аргумента.

В исходном состоянии коммутатором

27 блока 8 управления подключают выход генератора 25 одиночных импульсов к второму входу триггера 28. 3атем с помощью ключа 26 запускают генератор 25 одиночных импульсов, 30 на вход которого поступает последовательность импульсов с выхода элемента И 31, которая формируется из инвертированных элементом HE 32 такToBbIx импульсов и cHl" налов и 1 1 О 3 выхода распределителя 24 импульсов, Выходной сигнал генератора 25 одиночных импульсов устанавливает .триггер 28 в единичное состояние, 40 в котором он находится до следующего импульса, действующего на выходе элемента И 31. Единичный сигнал прямого выхода триггера 28 поступает по шине 39 на восьмой выход блока 8 управления и далее на вход вво45 да данных регистра 2 сдвига, вход .записи регистра 3 сдвига и через элемент ИЛИ 18 на второй вход триггера

5, сбрасывая его в нулевое состояние. Одновременно единичный сигнал триггера 28 через элемент ИЛИ 29 поступает по шине 38 на,,седьмой выход блока 8 управления и далее на входы записи регистров 1 и 2 сдвига.

Так как входы ввода данных регистров 55

1 и 3 сдвига соединены с шиной логического нуля, то под действием тактовых импульсов четвертого ныхода блока 8 управления в разряды регистров 1 и 3 сдвига записываются нулевые коды. Поскольку на вход ввода данных регистра 2 сдвига поступает единичный сигнал в течение п тактов с седьмого выхода блока 8 управления, то под действием тактовых импульсов четвертого выхода блока 8 управления во все разряды регистра 2 сдвига записываются единичные коды. В процессе сдвига с выходов регистров

2 и 3 информации, сформированного в результате. предшествующей работы устройства, триггеры 6 и 7 устанавливаются в нулевое состояние, так как элементы И 12 и 15 блокированы нулевыми сигналами выхода переноса сумматора 4 и прямого выхода триггера

5 соответственно.

Таким образом, в исходном состоя- » нии в регистрах 1 и 3 сдвига.во всех разрядах содержится нулевой код, а в регистре 2 сдвига во всех разрядахединичный код, кроме старшего п-го, так как после сброса триггера 28 на входе ввода данных регистра 2 сдвига действует нулевой сигнал, а на вход записи регистра 2 сдвига в каждом и-ом такте через элемент HJIH 29 поступает единичный сигнал и-го выхода распределителя 24 импульсов. По этой же причине в и-ом разряде кода, 4 формируемого в процессе вычислений в регистре .1 сдвига, всегда записан ноль.

После установки устройства в исходное состояние коммутатором 27 подключают выход генератора 25 одиночных импульсов к шине 34, которая соединена с первым входом триггера

5. Затем коммутатором 22 устанавливают режим работы устройства. Коммутатор 22 подключает второй информационный вход блока 10 сравнения к выходу элемента ИЛИ. 19 в режиме вычисления экспоненциальной функции либо к выходу элемента ИЛИ 17 в режиме вычисления логарифмической функции.

В режиме вычисления функции у=е " от начальных условий у =l, хо=0 в регистрах 2 и 3 сдвига формируются двоичные коды функции и аргумента соответственно. В режиме вычисления функции y=ktlx от начальных условий у =0, хл=! двоичные кодьr функции .и аргумента формируются в регистрах 3 и 2 сдвига соответственно.

1057944

Работа устройства в режимах вычисле ния экспоненциальной и логарифмической функций аналогична.

Запуск процесса вычислений осу ществляется кнопочным переключателем, который запускает генератор

25 одиночных импульсов блока 8 управ. ления. Выходной импульс генератора

25 одиночных импульсов поступает с третьего выхода блока 8 управления )О на первый вход. триггера 5, устанавливая его в единичное состояние, в котором сигнал прямого выхода триггера. 5 снимает блокировку элементов И l I и 15. )5

После установки триггера 5 в единичное состояние первый импульс последовательности, синхронизирующей и-е такты работы устройства, поступает с шестого выхода блока 8 уп- 20 равления через элемент И 15 на первый вход триггера 7 и устанавливает его в единичное состояние,в котором он находится и тактов, так как с выхода регистра 3. сдвигаются нуле- 25 вые сигналы. Единичный сигнал прямого выхода триггера 7 через элемент

ИЛИ 19 поступает на информационный вход регистра 3 сдвига, во все разряды которого под действием тактовых 30 импульсов записываются единичные коды, что соответствует дополнительному коду единицы младшего разряда.

Второй импульс последовательности шестого выхода блока 8 управления, З5 поддерживает триггер 7 в единичном состоянии в течение .очередного и-го такта, что обеспечивает запись в и-й разряд кода регистра 3 сдвига единичного сигнала отрицательного 40 знака. В следующем такте единичный сигнал первого разряда кода, сдвигаемого. с выхода регистра 3, сбрасывает триггер 7 в нулевое состояние.

Элемент 21 задержки на такт поддер- 45 живает на выходе в течение этого так та нулевой сигнал инверсного выхода триггера 7 его предыдущего состояния, что обеспечивает блокировку элемента И !6 и стирание единицы в 50 первом разряде кода, сдвигаемого с выхода регистра 3 сдвига, так как на первом и втором входах элемента

ИЛИ 19 действуют нулевые сигналы выхода элемента И 16 и прямого выхо- 55 да триггера 7. К моменту сдвига с выхода регистра 3 второго разряда ко;. да на выходе элемента 21 задержки устанавливается единичный сигнал, который снимает блокировку элемента И ) 6, что обеспечивает подключение выхода регистра 3 сдвига к его информационному входу через элементы И 16 и ИЛИ 19. Таким образом, после второго шага вычислений в ре-. гистре 3 сдвига формируется дополнительный двоичный код 111...10..На последующих шагах в регистре 3 сдвига формируется аналогичным образом дополнительный двоичный код отрицательного значения аргумента экспоненциальной функции или отрицательного значения логарифмической функции, Рассмотрим процесс формирования кодов в регистрах 1 и 2 сдвига с момента установки триггера 5 в единичное состояние. В это время единичный сигнал инверсного выхода триггера

6 через элемент 20 задержки на такт действует на втором входе элемента

И 13, а на первом входе элемента

ИЛИ 17 действует нулевой сигнал прямого выхода триггера 6. Начальный двоичный код 0) 1)...I сдвигается с выхода регистра 2 через элемент

И 13, ИЛИ 17 и И ll на второй вход сумматора 4 и с его первого выхода суммы поступает на информационный вход регистра 1 сдвига и записывается в него на время n -.àêòîâ под действием тактовых импульсов четвертого выхода блока 8 управления. В следующие и тактов (на втором шаге вычислений) на первый вход сумматора

4 с выхода регистра 1 сдвигается двоичный код 0111. ° .1, а на второй вход сумматора ч поступает с выхода регистра 3 сдвига через элементы

И 13, 14ЛИ 17 и И ll такой же двоичный код Oil)...l. В результате суммирования последовательным двоичным сумматором 4 на его втором выходе формируется сигнал переноса в и-й разряд, который приводит к срабатыванию элемента И 12 в момент n""ro такта. Триггер 6 устанавливается в единичное состояние и поддерживается в нем в течение и-го такта.

В это время на входе записи регистров 1 и 2 сдвига действует импульс п-го такта с седьмого выхода блока

8 управления, который блокирует запись единичного сигнала в и-е разряды кодов регистров I и 2 сдвига.

Триггер 6 сбрасывается в нулевое состояние единичным сигналом перво1057944

10 го разряда кода, сдвигаемого с выхода регистра 2. Элемент 20 задержки на такт поддерживает на выходе в течение такта нулевой сигнал инверсного выхода триггера 6 его предыдущего состояния, что обеспечивает блокировку элемента И 13 во время сдвига первого разряда кода с выхода регистра 2 сдвига. На нервом и втором входах элемента ИЛИ 17 действу- !О ют нулевые сигналы прямого выхода триггера 6 и выхода элемента И 13 соответственно. Нулевой сигнал выхода элемента ИЛИ 17 обеспечивает запись нуля в первом разряде кода, f5 сдвигаемого в регистре 2. К моменту сдвига с выхода регистра 2 второго разряда кода на выходе элемента 20 задержки устанавливается единичный сигнал, который открывает элемент 2р

И 13. Таким образом, остальные разряды кода, начиная с второго разряда, поступают с выхода регистра 2 сдвига на его информационный вход через элементы И 13 и ИЛИ 17 без 25 изменения. В регистр 2 сдвига записывается двоичный код 0111.10, который также с выхода элемента ИЛИ 17 через элемент И ll поступает на нторой вход сумматора 4, на первый вход которого сдвигается содержимое регистра 1 сдвига. Дальнейшие вычисления выполняются аналогичным образом причем за время f1 тактов производится каждый последующий шаг вычислений.

В режиме вычисления экспоненциальной функции вычисление выполняется до тех пор пока на выходе элемента ИЛИ 19 не сформируется дополнительный последовательный двоичный код аргумента, который равен заданному на коммутаторе 40 задатчика 9 значению аргумента. В этом случае срабатывает блок 10 сравнения, на выходе которого формируется единичный сигнал, открывающий элемент И 14. Импульсный сигнал пятого выхода блока 8 управления проходит через элементы И 14 и

ИЛИ 18 на второй вход триггера 5 и сбрасывает его в нулевое состояние, в котором сигнал его прямого входа блокирует элементы И 11 и 15. В регистрах 2 и 3 сдвига фиксируются динамическим способом двоичный код экспоненциальной функции и дополни-тельный код отрицательного значения аргумента, В режиме вычисления логарифмической функции вычисления выполняются до тех пор, пока на выходе элемепта ИЛИ 17 не сформируется двоичный код аргумента, который равен заданному на задатчике 9 значению аргумента. В этом случае аналогичным образом срабатывает. блок 10 сравнения, триггер 5 сбрасывается в нулевое состояние, элементы И 11 и 15 блокируются сигналом прямого выхода триггера 5, а в регистрах 3 и 2 сдвига фиксируются динамическим способом дополнительный код отрицательного значения логарифмической функции и прямой код положительного значеHHfl аргумента соответственно.

На фиг. 3 приведена временная диаграмма для случая вычисления логарифмической функции при n=4. 11оложительный уровень соответствует единичному значению сигнала. Заданное значение аргумента равно 0.100, где точкой отделен знаковый разряд.

1057944

1057944

>и57944

001

Редактор С,10ско

Заказ 9464/51 Тираж 706 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП

У© УФ

Или fP .ИУ

ЛЮ

Р74

Составитель А.Зорин

Техред Т.Маточка :Корректор И.Эрдейи, "Патент", r. Ужгород, ул. Проектная, 4