Устройство для сопряжения процессоров

 

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРОВ,- содержащее блок запуска обмена, первый - четвертый входы которого соединены соответственно с первым, вторым запросными и первым, вторым входами готовности устройства, блок управления, первыйчетвертый входы которого соединены соответственно с первым, вторым входами сопровождения устройства, с первым, вторым выходами блока запуска обм.ена, первый и второй ревер-. сивный коммутаторы, управлякяцие входы которых соединены с первым и ; вторым выходами блока управления, причем третий, четвертый выходы блог ка управления соединены соответственно с первым и вторым выходами прерывания устройства, первый входвыход первого реверсивного коммутатора и второй вход-выход второго реверсивного коммутатора соединены соответственно с первым и вторым информационными входами-выходами устройства , отличающееся тем, что, с целью повышения быстродействия , в него введены группа блоков памяти, первая и вторая группы реверсивных коммутаторов, причем первый информационный вход-выход реверсивного коммутатора первой группы соединен с входом-выходом соответствующего блока памяти группы, первый информационный вход-выход реверсивного коммутатора второй группы соединен с вторым информационным входом-выходом предшествующего реверсивного коммутатора второй группы и с вторым входом-выходом соответствующего реверсивного коммутатора первой группы, второй информационный вход-выход первого реверсивного ка1 1мутатора соединен с первым информационным входом-выходом первого реверсивного коммутатора второй группы , первый информационный вход-выход второго реверсивного коммутатора соединен с вторыми информационны1 и входами-выходами последних реверсивных коммутаторов первой и второй групп, управляющие входы реверсивных комi мутаторов первой и второй групп соединены с соответствуюЕДоми выходами (П С группы разрешающих выходов блока управления . 2. Устройство по п. 1, отличающее ся тем, что блок уп .равления содержит шесть элементов И, пять элементов ИЛИ, три счетчика, реверсивный счетчик, шифратор, дешифратор состояния, дешифратор Ьп цикла, формирователь импульса, триггер разрешения обмена и триггер на:AD правления передачи, причем первый, второй входы блока соединены соответственно с первыми входами первого и второго элементов И, вторые входы которых и управляющий вход дешифратора состояния соединены с выходом триггера разрешения обмена, выходы первого и второго элементов И соединены соответственно с входами первого и второго счетчиков, выход первого счетчика соединен с первыми входами третьего элемента И и первого элемента ИЛИ, выход второго счетчика соединен с первыми входами четвертого элемента И и второго элемента ИЛИ, вторые входы третьего и четвертого элементов И соединены соответственно с первым и вторым вы

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) 3(51) j

4 у

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3437296/18-24 (22) 11. 05, 82 (46) 07,11.83. Бюл. Р 41 (72) В.В.Сифаров (53) 681.3(088.8) (56) 1. Авторское свидетельство СССР

В 734655, кл. G 06 F 3/04, 1979

2. Авторское свидетельство СССР

Р 507866, кл. G 06 F 3/04, G 06 F 15/16, 1976 (прототип) (54) (57) 1, УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРОВ,. содержащее блок запуска обмена, первый — четвертый входы которого. соединены соответственно с первым, вторым запросными и первым, вторым входами готовности устройства, блок управления, первыйчетвертый входы которого соединены соответственно с первым, вторым входами сопровождения устройства, с первым, вторым выходами блока запуска обмена, первый и второй реверсивный коммутаторы, управляющие входы которых соединены с первым и вторым выходами блока управления, причем третий, четвертый выходы бло; ка управления соединены соответственно с первым и вторым выходами прерывания устройства, первый входвыход первого реверсивного коммутатора и второй вход-выход второго реверсивного коммутатора соединены соответственно с первым и вторым информационными входами-выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быст.родействия, в него введены группа блоков памяти, первая и вторая группы реверсивных коммутаторов, причем первый информационный вход-выход реверсивного коммутатора первой группы соединен с входом-выходом соответствующего блока памяти группы, первый информационный вход-выход реверсивного коммутатора второй группы соединен с вторым информационным входом-выходом предшествующего ре версивного коммутатора второй группы и с вторым входом-выходом соответствующего реверсивного коммутатора первой группы, второй информационный вход-выход первого реверсивного коммутатора соединен с первым информационным входом-выходом первого реверсивного коммутатора второй группы, первый информационный вход-выход второго реверсивного коммутатора соединен с вторыми информационными входами-выходами последних реверсивных коммутаторов первой и второй групп, управляющие входы реверсивных коммутаторов первой и второй групп со- щ

O единени с соответствующими выходами группы разрешающих выходов блока управления.

2. Устройство по и. 1, о т л и чающее с я тем, что блок уп.равления содержит шесть элементов И, пять элементов ИЛИ, три счетчика, реверсивный счетчик, шифратор, дешиФратор состояния, дешифратор цикла, формирователь импульса, триг- . гер разрешения обмена и триггер направления передачи, причем первый, второй входц блока соединены соответственно с первыми входами первого и второго элементов И, вторые входы которых и управляющий вход дешифратора состояния соединены с выходом триггера разрешения обмена, выходы первого и второго элементов

И соединены соответственно с входами е первого и второго счетчиков, выход первого счетчика соединен с первыми входами третьего элемента И и первого элемента ИЛИ, выход второго счетчика соединен с первыми входами четвертого элемента И и второго элемента ИЛИ, вторые входы третьего и четвертого элементов И соединены со ответственно с первым и вторым вы1053097 ходами дешифратора цикла, выходы третьего и четвертого элементов И соединены соответственно с вторыми входами второго и первого элементов

ИЛИ, выходы которых через формирователь импульса соединены с первыми входами пятого, шестого эдементов И, третьего и четвертого элементов ИЛИ и с входом третьего счетчика, второй вход пятого элемента. И соединен с прямым выходом триггера направления передачи, инверсный выход которого соединен с вторым входом шестого элемента И с сбросовым входом реверсивного счетчика, суммирующий и вы-. читающий входы которого соединены соответственно с выходами пятого и шестого элементов И, а вход параллельной записи - через шифратор с выходом третьего счетчика, выход реверсивного счетчика соединен с

Изобретение относится к вычислительной технике, конкретно к устройствам обмена пакетами между одно.родными вычислительными машинами, . и может быть использовано в многома- 5 шинных системах.

Известно устройство для сопряжения процессоров, построенное по принципу "почтового ящика" 11) .

Наиболее близким к изобретению 10 по технической сущности является устройство для сопряжения процессо-i ров, .содержащее регистр, соединенный через коммутаторы с соответст- вующими шинами передачи данных, схемы формирования управляющих сигналов )2) .

Недостатком известных устройств является то, что запись в буфер и считывание из него производится раздельно во времени, что уменьшает скорость обмена информацией.

Цель изобретения - повышение быстродействия.

Поставленная цель достигается тем, что в устройство для сопряжения двух процессоров, содержащее блок запуска обмена, первый - четвертый входря которого соединены соответст- . венно с первым, вторым запросными и с первым, вторым входами готовности устройства, блок управления, первый — четвертый входы которого соединены соответственно с первым, вторым входами сопровождения устройства, с первым, вторым входами 35 блока запуска обмена, первый и . второй реверсивные коммутаторы, уп-. информационными входами дешифратора состояния и дешифратора цикла, второй вход четвертого элемента ИЛИ и первый вход пятого элемента ИЛИ являются третьим входом блока, вторые входы третьего и пятого элементов

ИЛИ и первый вход триггера направления передачи являются четвертым входом блока, выход пятого элемента

ИЛИ соединен с первым входом триггера разрешения обмена, второй вход .которого и второй вход триггера направления передачи соединены с выходом третьего счетчика, группа выходов дешифратора состояния является группой разрешающих выходов блока, первый и второй выходы дешифратора состояния, выходы третьего и четвертого элементов HJIH являются соответственно первым, вторым, третьим и четвертым входами блока. равляющие входы которых соединены с первым и вторым выходами блока управления, причем третий, четвертый выходы блока управления соединены соответственно с первым и вторым выходами прерывания устройства, первый вход - выход первого реверсивного коммутатора и второй вход - выход второго реверсивного коммутатора соединены соответственно с первым и вторым информационными входами - выходами устройстза, введены группа блоков памяти, пер,вая и вторая группы реверсивных коммутаторов, причем первый информационный вход — выход реверсивного коммутатора первой группы соединен с входом - выходом соответствующего блока памяти, первый информационный вход-выход ревер« сивного коммутатора второй группы соединен с вторым информационным входом-выходом предшествующего реверсивного коммутатора второй группы, и с вторым входом-выходом соответствующего реверсивного коммутатора первой группы, второй информационный вход-выход первого реверсивного коммутатора соединен с первым информационным входомвыходом первого реверсивного коммутатора второй группы, первый информационный вход-выход второго реверсивного коммутатора „соединен с вторыми информационными входамивыходами последних реверсивных коммутаторов первой и второй групп, управляющие входы реверсивных ком 1053097 мутаторов первой и второй групп ., соединены с соответствующими выходами группы разряжающих выходов блока управления.

Блок управления содержит шесть элементов И, пять элементов ИЛИ, три счетчика, реверсивный счетчик, шифратор, дешифратор состояния, дешифратор цикла, формирователь импульса, триггер разрешения обмена . 10 и триггер направления передачи, при- чем первый, второй входы блока соединены соответственно с первыми входами первого и второго элементов

И, вторые входи которых и упРавляю- 15 щий вход дешифратора состояния со-. единены с выходом триггера разрешения обмена, выходы первого и второго элементов И соединены соответственно с входами первого и второго счетчиков, выход первого счетчика соединен с первыми входами третьего элемента И и первого элемента

ИЛИ, выход второго счетчика соединен с первыми входами четвертого.. элемента И и второго элемента ИЛИ, вторые входы третьего и четвертого элементов И соединены соответственно с первым и вторым выходами дешифратора цикла, выходы третьего и четвертого элементов И соединены соответственно с вторыми входами второго и первого элементов ИЛИ, вы ходы которых через формирователь импульса соединены с первыми входами пятого, шестого элементов И, третьего, четвертого элементов ИЛИ и с входом третьего счетчика, второй вход пятого элемента И соединен с прямым выходом триггера направления передачи, инверсный выход которогб 40 соединен с вторым входом шестого элемента И и сбросовым входом реверсивного счетчика, суммирующий и вычитающий входы которого соединены соответственно с выходами пятого и aie- 45 стого элементов И, а вход параллельной записи - через шифратор — с выходом третьею счетчика, выход ре-: версивного. счетчика соединен с информационными входами дешифратора са- 50 стояния и дешифратора цикла, второй вход четвертого элемента ИЛИ и первый вход пятого элемента ИЛИ являются третьим входом блока, вторые входы третьего и пятого элементов

ИЛИ .и первый вход триггера направления передачи являются четвертым входом блока, выход пятого элемента

ИЛИ соединен с первым входом триггера разрешения обмена, второй вход . которого и второй вход триггера направления передачи соединены с вы, ходом третьего счетчика, группа выходов дешифратора состояния является группой разрешающих выходов блока, первый и второй выходи де- . 65 шифратора состояния,. выходы третьего и четвертого элементов ИЛИ являются соответственно первым, вторым третьим и четвертым выходами блока.

На фиг. 1 представлена структурная схема устройства; на Фиг. 2— структурная схема блока управления.

Устройство содержит блок 1 запуска обмена, блок. 2 управления, группу блоков 3 памяти, первую группу реверсивных коммутаторов 4 -4, первый 5 .и второй 6 реверсивные коммутаторы, вторую группу реверсивных коммутаторов 7 -7,, первый 8 и второй 9 информационные входы-выходы реверсивных коммутаторов, управляющие входы 10 реверсивного коммутатора, элементы И 11 и 12 блока запуска обмена, выходы 13 и 14 блока запуска обмена, первый 15 и . второй 16 информационные входы-выходы, первый 17 и второй 18 запросные входы, первый 19 и второй 20 входы готовности, первый 21 и второй

22 входы сопровождения, первый 23 и второй 24 выходы прерывания, первый

25, второй 26, третий 27 и четвертый 28 выходы блока управления, груп пу 29 разрешающих выходов блока управления.

Блок управления содержит -(Фиг.2) реверсивный счетчик 30, дешифратор

31 состояния, элемент или 32, триггер 33 разрешения обмена, шифратор

34, дешифратор 35 цикла, счетчик

36, триггер 37 направления передачи, элементы ИЛИ 38 и 39, элементы И

40 и 41, счетчики 42 и 43, элементы

И 44 и 45, элементы ИЛИ 46 и 47, формирователь 48 импульса, элементы

И 49 и 50.

Устройство работает следующим образом.

Пусть инициатором обмена будет тот процессор, чья шинная магистраль на фиг. 1 расположена сверху.

Назовем его "Пр.1", а другой, участ. вующий в обмене, - "Пр.2". Если первому процессору .необходимо передать пакет информации в "Пр.2", он по шине 17 посылает сигнал запроса на обмен в блок 1. запуска обмена,.

Если на второй вход элемента И 12 по входу 18 подается разрешающий . потенциал, соответствующий готовности "Пр..2" к приему пакета, то на выходе 14 блока 1 запуска обмена появляется сигнал начала обмена, который, пройдя через элемент ИЛИ 32, перебрасывает триггер 33 разрешения обмена в единичное состояние, и на его выходе устанавливается разрешающйй потенциал, который снимает запрет дешифрации в дешифраторе

31 состояний и разрешает прохождение сигналов с входов 21 и 22 сигнаов сопровождения выдачи или приема диого информационного слова. Кро10 5309 7 ме того, сигнал начала обмена по входу 14 поступает на вход "уст.О" триггера 37 направления передачи и перебрасывает его из единичного состояния, в которое он был установлен сигналом переполнения с выхода счетчика 36 в конце предыдущего обмена, в нулевое, Перепад уровня напряжения на инверсном выходе триггера 37 направления передачи устанавливает в нулевое состояние реверсивный счетчик 30, а в установившийся разрешающий потенциал на этом выходе разрешает прохождение сигналов с выхода формирователя

48 через элемент И 50 на вход "+1" счетчика 30. Нулевая комбинация на выходе счетчика 30 поступает на вход дешифратора 35 первого и последнего цикла обмена, и разрешающий потенциал на соответствующем ей выходе разрешает прохождение сигналов переполнения с выхода счетчика 42 через элемент И 44 и затем .через элемент ИЛИ 47 на вход формирователя 48. Разрешающий потенциал на входе элемента И 44 будет держаться до тех пор, пока на выходе счетчика 30 будет нулевая комбинация, т.е. в течение первого цикла записи информации в блок памяти, кроме того, нулевая комбинация на выходе счетчика 30 устанавливает разрешающий потенциал на первом выходе дешифратора 31 состояний, который открывает следующий коммутационный тракт: 5, 7, 7,...,7я„ и 4, открывая тем самым доступ

° к блоку 3 памяти. Кроме того, сигнал начала обмена по выходу 14 поступает на элемент ИЛИ 38, проходит через него и поступает иа выход 23 прерываний. Удовлетворяя требование прерывания, "Пр.1" начинает выдачу данных по открытому коммутационному. тракту в блок Зп памяти и делает это до тех пор, пока не передаст К.слов. К-й импульс сопровождения выдачи, поступив по входу 21 сопровождения выдачи или приема одного информационного слова на вход элемента И 40 и пройдя через него, переполняет счетчик 42. Сигнал переполнения с его выхода, пройдя через элемент ИЛИ 46, поступает на первый вход формирователя 48, а на второй его вход сигнал hepeполнения поступает через элемент

И 44 и элемент ИЛИ 47. формирователь

48 формирует последний из двух пришедших импульсов, который, пройдя через элемент И 50, поступает на вход "+1" реверсивного счетчика

30 на выходе которого устанавливается комбинация 00...001, после дешифрации которой в дешифраторе

35 первого и последнего цикла обмена разрешающий потенциал на входе элемента И 44 снимается, Эта же комбинация (00...001) поступает на дешифратор 31 состояний, который формирует разрешающий пОтенциал на втором выходе. Этот Потенциал поступает на управляющие входы соответствующих коммутаторов и формирует два открытых коммутационных тракта: по отношению к "Hp.1" - 5, 7 ° ° ° 7

10 7 и 4П g .,,по отношению к "Пр.2"—

6 и 4 . В результате "Пр. 1" получает доступ к блоку 3 „ памяти группы, а "Пр.2" — к блоку 3 памяти. Кро,ме того, сигнал, сформированный формирователем 48, увеличивает на единицу содержимое счетчика 36, который до этого был в нулевом состоянии, поступает на элементы ИЛИ 38 и 39 и, пройдя через них, поступает на выходы 27 и 28. По этому требованию прерывания "Пр.1" начинает выдачу очереДник К слов, а "Пр.2" . — считы-. вание информации из блока памяти, в которой она была записана первым процессором в предыдущем цикле. Цикл с второго по предпоследний в отличие от первого и последнего реализует совмещенный обмен информацией,. а также отличается тем, что сигналы сопровождения с входов 21 и 22 сигналов сопровождения выдачи или приема одного информационного слова, пройдя через элементы И 40 и 41, поступают на оба счетчика 42 и 43, а сигналы переполнения с их выходов поступают на формирователь 48 через элементы ИЛИ 46 и 47. В дальнейшем процесс формирования открытых трактов производится аналогично вышеописанному, В. предпоследнем цикле

40 имеются два открытых тракта: по отношению к "Пр.1" — 5 и 4, по от. ношению к "Пр. 2" «6, 7 „, 4,..., 7, 7 и 4у. Наконец, в последнем цикле- задействован только "Hp,2", ко45 торый считывает один открытый трак Ъ | < 7hg< ° ° .7, qi 74 и 4f

В этом цикле сигналы сопровождения приходят только из шины 18, и последний (п +1) -й импульс переполнения с выхода счетчика 43 проходит на первый вход формирователя 48 последнего импульса из двух пришедших через элемент И 45, на второй вход которого подается разрешающий потенциал с,выхода дешифратора 35 первого и последнего циклов обмена, и элемент ИЛИ 46, а на второй вход формирователя 48 - через элемент

ИЛИ 47, сигнал с выхода формирователя 48 поступает на вход счетчика

60 36 и.переполняет его. Сигнал переполнения с выхода счетчика устанавливает в нулевое состояние триггер

33 разрешения обмена, а также поступает на вход шифратора 34, с выхода которого на вход реверсивного

1053097 счетчика поступает и записывается в счетчик число. Кроме того, сигнал переполнения с выхода счетчика 36 устанавливает в единичное состояние триггер 37 направления передачи, с выхода которого разрешающий по-, тенциал подается на элемент И 49, открывая прохождение сигналов на вход "-1" реверсивного счетчика 30.

Таким образом, после того, как обмен завершен., устройство заранее настраивается на передачу информации от "Пр.2" к "Пр.1".

В случае, когда инициатором обмена является "Пр.2", реконфигурация системы открытых коммутаторов производится симметрично той, которая производилась в случае инициирования обмена первым процессором, т.е. сначала в реверсивном счетчике

30 записано число И, которое затем уменьшается до нуля.

В связи с тем, что из-за разброса параметров время обращения к памяти у однородных. процессоров различается, хотя и незначительно, в устройство введен формирователь 48, который гарантирует завершенность предыцущего совмещенного цикла обме- . на и синхронное начало последующего.

Но так как в первом и последнем цикле сигналы сопровождения поступают либо с входа 21, либо с входа 22, то сигнал переполнения появляется на выходе только одного счетчика, если бы выходы счетчиков 42 и 43 соединялись непосредственно с входами формирователя 48 последнего импуль10 са из двух пришедших, то устройство было бы заблокировано. Чтобы этого не случилось, введены элементы И 44 и 45 и элементы ИЛИ 46- и 47, которые позволяют имитировать недостаю15 щий сигнал переполнения в первом и последнем циклах.

Предлагаемое изобретение позволяет повысить быстродействие обмена путем совмещения во времени процессов записи и считывания в распределенный буфер, состоящий из И блоков памяти объемом в К слов каждый, со сдвигом в один цикл записи-считывания в блок памяти, и особенно эффективно при обмене пакетами объемом (и ° К) слов.

1053097

Составитель И. Хазова

Редактор Т ° Кугрышева Техре)i A,À÷

Корректор A. Зимокосов

По@пи сное

Заказ 8873/47 Тираж 706

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035; Москва, Ж-35, Раушская.наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4