Устройство для сопряжения однородной вычислительной системы

 

1. УСТРОЙСТВО ДЛЯ СОПРЯ ЖЕНИЯ ОДНОРОДНОЙ ВЫЧИСЛИТЕЛЬ НОЙ СИСТЕМЫ, содержащее блок коммутации , группа информационных входов которого является группой информационйых входов устройства, а первая и вторая группы выходов соединены соответсрвенно с группой информационных входов блока настройки и группой информационных выходов устройства, и блок управления , состоящий из группы узлов выбора направления обмена, первые и вторые выходы которых являются соответСФ венно группами выходов поиска и вьщвле ния устройства, . , вторые и входы - соответственно группой входов контроля поиска и выделения устройства, о т л и ч а ю ш е е с я тем, что, с целью повышения быстродействия устройства , в него введен блок анализа, , содержащий две группы элементов И-НЕ, тригт, два элемента И, три элемента ИЛИ два элемента НЕ и элемент задержки, причем группа выходов блока настройки соединена с входами начального выделения узлов выбсфа направления oGuesaa группы, вход-выход каждого из которых соединен магистралью блoкlфOJ ки устройства, входы элементов И-НЕ пврвой и второй групп блока анализа соединены соответственно с группами входов и выходов выделения устройства, а выходы - соответственно с первой в второй группами управляющихвходов: блока коммутации, в блоке анализа единичный выход тригг ов соединен с первым управляющим входом блока настройки н первым входом первого элемента И, выход которого подключен к первому управляющему входу блока коммуташга, выходы элементов И-НЕ второй и первой групп соединены соответственно с группами вхоцов первого и второго элементов ИЛИ, выход которого подключен к второму входу первого элемента И и через первый элемент НЕ - к первому входу второго элемента И, выходом соединённого с едшяп в ным входом триггера, вторым входом с выходом элемента задержки, а третьим входом - с входом элемента задерж ки, выходом состояния устройства, выходом первого элемента ИЛИ я через второй элемент НЕ - с уареа ляющим входсм блока настройки нпервым входом третьего элемента ИЛИ, j второй вход которого подключен к управшаошему выходу блока коммутации, а ;о выход - к нулевому входу тригг эа, «у00 левым выходом соединенного с вторым со управляющим входом блока Коммутации, 4 выход одного из элементов И-НЕ первой группы и вход первого ИЛИ является соответственно запрссвым выходом и начальным входом выделения устройства, 2. Уьтройство по п. 1, отличающееся тем, что блок наот ройки содержит дешифратор, регистр в группу элементов И, причем группа в ходов деши4 атора является группой вь ходов блока, группа входовсоединена с группой выходов регистра, вход вачалкг

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ÄÄSUÄÄ 1049894

ЗЮ1) G 06 F 3/04

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЬЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3452380/18-24 (22) 11.06. 82 (46) 23. 10. 83. Бюл. М 39 (72) Ю. Н. Максименко (53) 681.325 (088.8 ), (56) 1. Авторское свидетельство СССР

М 758128, кл. С» 06 F 3/04, 1978, 2. Авторское свидетельство СССР

14 557358, кл. G 06 F 3/04, 1971. (54)(57) 1. УСТРОЙСТВО ДЛЯ СОЯ>Я.

ЖЕНИ Я ОДНОРОДНОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ, содержащее блок коммутации у групп& информационных входов которого является группой информационных входов устройства, а первая и вторая группы выходов соединены соответст венно с группой информационных входов блока настройки и группой информационных выходов устройства, и блок управ ления, состоящий из группы узлов выбора направления обмена, первые и вто» рые выходы которых являются соответственно группами выходов поиска и выделе-. ния устройства, . первые, вторые и третьи входы - соответственно группой входов контроля поиска и выделения устройства, отличающееся тем, что, с целью повышения быстродействия уст ройства, в него введен блок анализа, содержащий две группы элементов И-НЕ, триггер, два элемента И, три элемента ИЛИ два элемента НЕ и элемент задержки, причем группа выходов блока настройки соединена с входами начального выделения узлов выбора направления обмена группы, вход-выход каждого из которых соединен магистралью блокировки устройства, входы элементов И-НЕ первой и второй групп блоха анализа соедйнены соответственно с группами входов и выходов выделения устройства, а выходы - соответственно с первой и второй группами управляющих входов бароха . коммутации, в блоке анализа единичный выход триггеров соединен с первым управляющим входом блока настройки и первым входом первого элемента И, выход которого подключен к первому управляющему входу блока коммутации, выходы элементов И-НЕ второй и первой груцп соединены соответственно с группами вхопов первого и второго элементов ИЛИ, выход которого подключен к второму входупервого элемента И и через первый элемент НЕ - к первому входу второго элв мента И, выходом соединенного с единич I ным входом триггера, вторым входомс выходом элемента задержки, а треть им входом - с входом элеменга задерж хи, выходом состояния устройства, выходом первого элемента ИЛИ я через второй элемент НЕ - с вторым управлякмцим входом блока настройки и "пер» вым входом третьего элемента ИЛИ, второй вход, которого подключен к управляющему выходу блока коммутации, а выход - к нулевому входу триггера, ну левым выходом соединенного с вторым управляющим входом блока коммутации, выход одного из элементов И-НЕ первой группы и вход первого элемента ИЛИ является соответственно запросным saa» ходом и начальным входом выделения устройства.

2. Устройство по п. 1, о т л и ч а ю щ е в с я тем, что блок наст ройки содержит дешифратор, регистр и группу элементов И, причем группа выходов дешифратора является группой выходов блока, группа входов соединена с группой выходов регистра, вход начальi049894 ной установки которого соединен с вторым управляющим входом блока, а груп; па информационных входов - с выходами элементов И группы, информационные входы которых подключены к группе информационных входов блока, а управляю- . щие входы - к первому управляющему

sxoay блока.

3. Устройство по п. 1, о т л ич ающ вес я тем, чтоуэелвыбо ра направления обмена с жержиг гри группы элементов И-НЕ, два элемента И-НЕ, элемент ИЛ И-НЕ и элемент НЕ причем выходы элемента ИЛИ-НЕ и пер вого элемента И-НЕ подключены к выходу поиска узла, группа входов элемента ИЛИ-НЕ и выход второго элемента И

НЕ образуют вход-выход узла, группа входов второго элемента И-НЕ образует вход выделения узла, ахоп второго элемента И-НЕ является входом начального

Изобретение относится к вычислительной технике и предназначено для сопряжения процессоров в однородную вычислительную систему.

Известно устройство для сопряжения отдельных процессоров s однородную вычислительную систему, содержащее блок управления, блок настройки и блок коммутации (Х 1, Недостатком этого устройства явля- О ется низкое быстродействие вычислитель ных систем, построенных на основе этого устройства, поскольку участки канала обмена настраиваются послвдовательно один за другим, причем входы и вы- 15 ходы этих участков канала связи указы ваютсУ прямой адресацией с последующей дешифрацией адресов.

Прямая адресация настраиваемых каналов связана с дополнительной загрузкой 20 настраивающего процессора, поскольку он решает задачи маршрутизации с учетом текущего состояния всех устройств сопряжения, что дополнительно снижает быстродействие системы. 25

Наиболее близким к изобретению по технической сущности является устройство для сопряжения в системе децентрализованного обмена информацией, содержа.,Выделения узла, а выход — соединен че реэ элемент НЕ с первыми входами элементов И-НЕ первой группы, вторые и третьи входы которых образуют соотввтст

seaao группы входов поиска и выделения, группа входов каждого элемента И-НЕ

1 первой группы соединена с выходами остальных элементов И-НЕ первой группы, выход каждого элемента И-НЕ первой группы соединен с первым входом соответствующего элемента И-HE второй группы и соответствующим входом из группы входов первого элемента И-HE выход второго элемента И-НЕ соединен

<с первыми входами элементов И-НЕ третьей группы, вторые входы и выхо- . ды которых подключенй соответственно к выходам и вторым входам соответст-. вующих элементов И-НЕ второй группы, выходы элементов И-HE третьей группы образуют выход выделения узла. щее блок коммутации и устройство управления, включающее блок формирования рельефа и схемы выбора направления обмена, первые управляющие входы каждой иэ которых являются входами контроля устройства, первые и вторые управляющие выходы являются соответственно выходами поиска и вьщеления, вторые и третьи управляющие входы - входами поиска. и выделения устройства, а группа информационных входов блока настройки соединена с группой информационных исходов блока коммутации, группы входов - выходов, которого являются информационными входами-выходами устройся ва Е23

Недостатком этого ус геройства является низкое быстродействие вычислительных систем, построенных на основе этого устройства, в режиме конвейерного обмена, поскольку этот режим реализован программно средствами операционной системы.

Бель изобретения - повышение быстро действия устройства.

Поставленная цель достигается тем, что в устройство, содержащее блок ком-. мутации, группа информационных вхо» дОВ которого является группой информа 049

45 ционных входов устройства, а первая и вторая группы выходов соединены

I соответственно с группой информационных входов блока настройки и группой информационных выходов устройства, и блок 5 управления, состоящий из группы узлов . выбора направления обмена, первые и вторые выходы которых являются соответственно гру.агами выходов поиска-и выделения устройства, первые, вторые и третьи входы - соответственно группой входов контроля поиска и выделения устройства, введен блок анализа, содержащий две группы элементов И-НЕ, триггер, два элемента И, трн элемента ИЛИ, два элемента HE и элемент задержки, причем группа выходов блока настройки соединена с входами начального выделения узлов выбора направления обмена группы, вход-выход каждого из которых соединен магистралью блокировки устройства, входы элементов И-НЕ пер- вой и второй групп блока анализа соединены соответственно с группами входов и выходов выделения устройства, а выходы вЂ, соответственно с первой и второй группами .управляющих входов блока коммутации, в блоке анализа единичный выход триггеров соединен с первым управляющим входом блока настройки и пер- З0 вым входом первого элемента И, выход которого подключен к первому управляю щему входу блока коммутации, выходы элементов И-НЕ второй и первой групп . соединены соответственно с группами 35 входов первого и второго элементов ИЛИ, выход которого подключен к второму .входу первого элемента И и через первый элемент HE - к первому входу второго элемента И, выходом соединенного с 4о единичным входом триггера, вторым входом - с выходом элемента задержки, а третьим входом - с входом элемента задержки, выходом состояния устройства, выходом первого элемента ИЛИ и через второй элемент НЕ - с вторым управляющим входом блока настройки и первым входом третьего элемента. ИЛИ, второй вход которого подключен к управляющему выходу блока коммутации, а 50 выход - к нулевому входу триггера, нулевым выходом соединенного с вторым управляющим входом блока коммутации, выход одного из элементов И-НЕ первой группы и вход первого элемента ИЛИ " 55 является соответственно запросным выходом и начальным входом выделения устройства.

894 4

При этом блок настройки содержит

/ дешифратор, регистр и группу элемеи» тов И, причем группа выходов дешифра тора является группой выходов блока, группа входов соединена.с группой выходов регистра, вход начальной установки которого соединен с вторым управляк> щим входом блока, а группа информационных входов - с выходами элемен» тов И группы, информационные входы которых подключены к группе информа» ционных входов блока, а управляющие входы - к первому управляющему входу блока, Кроме того узел выбора направления обмена содержит три группы элементов И-НЕ, два элемента И-НЕ, элемент ИЛИ-НЕ и элемент НЕ, причем вы ходы элемента ИЛИ-НЕ и первого элемен та И-НЕ подключены к выходу поиска узла, группа входов элемента ИЛИ-НЕ и выход второго элемента И-НЕ образуют вхоц-выход узла, а группа входов вторь. го элемента И-НЕ образует вход выделения узла, вход второго элемента И»НЕ является входом начального вьшеления узла, а выход — соединен через элемент НЕ с первыми входами элементов И»НЕ первой группы, вторые и третьи входы которых образуют соответственно груацы входов поиска и выделения, группа вхоцов каждого элемента И-НЕ первой группы соединена с выходами остальных элементов И-HE первой группы, выход. каждого элемента И-НЕ первой группы соединен с первым входом соответствую» щего элемента И-НЕ, второй группы и соответствующим входом из группы входов первого элемента H-HE, выход второго элемента И-НЕ соединен с первыми входами элементов И-HE третьей группы, вторые входы которых подключены соответственно к выходам и вторым входамсоответствующих элементов И-НЕ второй группы, выходы элементов И-НЕ треть ей группы образуют выход выделения узла.

На фиг. 1 представлена блоксхема устройства; на фиг. 2-4 функциональные схемы блока настройки и блока анализа, узла выбора направления обмена и блока коммутации.

Устройство содержит (фиг. 1) блок 1 управления, состоящий из группы узлов 2 выбора направления обменом, соединенных между собой магистралью 3 блокировки, входы 4 - 6 групп входов контроля, поиска и выделения устройства, выходы 7 и 8 выходов поиска,и выделения устройства, блок S настройки, блок 10 анализа, соединенный с выходом 11 состояния устройства, запросным выходом 12 устройства и началь; 5 ным входом 13 выделения, блок 14 коммутации. группы 15 и 16 информационных входов и выходов устройства.

Блок 9 настройки содержит (фиг. 2) регистр 17, первый управляющий вход 18 10 блока, дешифратор 19, группу выл дов 20, группу элементов И 21 и группу информационных входов 22 блока.

Елок 10 анализа содержит (фиг.2) трщтвр 23, нулевой 24 и единичный 25 З выходы триггера, первую группу элементов И-НЕ 26 с группой выходов 27,, второй элемент ИЛИ 28, вторую груп- . пу элементов И НЕ 29 с группой выхо- дев 30, первый элемент ИЛИ 31, вто- 20 рой элемент HE 32, третий элементИЛИ33 с вторым входом 34, первый элемент НЕ 35, элемент задержки 36, второй 37 и первый 38 элементы И, выход 39 первого элемента И 38. 25

Узел 2 выбора направления обмена содержит (фиг.3) элементы И-НЕ 40-42 первой, второй и третьей групп, эле мент HE 43, первый 44 и второй 45 элементы И-НЕ и элемент ИЛИ-НЕ 46, ЗО группа входов которого и выход элемен» та И 45 узла 2 подключается к магистр рали 3 блокировки.

Блок 14 коееееееккк.сокержне (фкг. 4) .группу из 6+2 элементов ИЛИ 47 (<

fog;

Устройство работает следующим образоме ; 4$

Режим конвейерного обмена информа цией характеризуется наличием цепочки . последовательных этапов парных обменов, при этом начало послщ ующего этапа обмена совпадает с окончанием пре дыдуи его этапа, Каждый этап вкаочает в себя устройство-передатчик информации, устройство-приемник информации и, возможно,,транзитные устройства, если передатчик и приемник не явщаотся смеж ными. Таким образом, этап парного обмена предсаавляет собой канал, связываю щий передатчик и приемник и включак ший транзитные устройства, если передатчик и приемник не являются смежными устройствами, причем приемник предыдущего этапа одновременно является иоточником последующего, Процедура обме4 на на каждом этапе включает в себя нахождение. исправного и незанятого приемника обобщения такого, чтобы путьот передатчика до приемника был крат чайшим. Следовательно, на каждом этапе должны решаться задачи назначения (распределения) ресурсов на заданном множестве приемников, маршрути запия - формирование кратчайшего пути от передатчика до приемника.

Последовательность этапов задается устройством-передатчиком первого этапа. Конвейерный обмен устанавливается на .множестве из устройств функциональ ной обработки (например процессоров), при этом функционально одинаковые процессоры образуют свои подмножества..

Информациониая связь И процессоров осуществляется через tn устройств campsженино В каждом устройстве сопряжения предусмотрено rn-1 направление для подключения к сМежным устройства и одно направление для подключения к своему процессору. Множество устройств сопряжения, связанных информационными магистралями, образуют локальную сеть, в которой решается задача формирования конвейер ае

Путь К число подмножеств функционально одинаковых процессоров. B пределе .К= Й, если все процессоры фуниционально различимы, каждый исправный и незанятый процессор считается приемником 4-го подмножества (j 1, 2,..., К4 И) и формирует дерево кратчайших путей с основанием в данном процессоре. формирование кратчайяих путей от всех свободных прОцессоров . -го подмножеств ва осуществляется в »х узлах 2 всех устройств сопряжения. Блок 1 устройств состоит из К узлов 2, причем все е узлы 2 объединены дуплексными шинами поиска 5, 7 и выделения 6, 8 по графсхеме исходной информационной сети.

Формирование дерева кратчайшего пу ти начинается с момента выдачи исп равным и незанятым процессором потепциала поиска, который по шине 5 < вирда 5, поступает на элемент И-НЕ 40

j-го узла 2 (фиг.З). Элемещы ИНЕ 40, - 40 охвачены обратными свя- зями, так что появление потенциала .поиска цо одному входу запрещает поо894

7, 1049 тупление их по остальным входам. Так как до рассматриваемого момента на элементы И-НЕ -40., - 40 не поступают

Иф потенциалы цоиска» то каждый иэ этих элементов имеет раэрещение на прием 5 потенциала поиска со стороны осталв . Яых элементов. Предположим, что на. вход 4 „поступает единичный потенциал,. разрешающий прием потенциала поиска.. Тогда потейциюц поиска с выхода эле мента И-НЕ,4О, через элемент И-НЕ 4 выдается пб маем выходным направлениям.7. - 7; „

Если устройство сопряжения неисправно по iу направлению (1 1, 2, ...,щ), то по входу 4 в устройство поступает aj левой. потенциал, который блокирует постуцление потенциала поиска по этому входу и неисправное i-e йаправление .. автоматически исключается иэ канала об» мена. Одновременное появление несколких потенциалов поиска на входах узла 2 приводит к тому, что узел 2 подключает.

cs к одному из них, блокируя остальные. 30

Йо окончании распространения волны .поиска в )-х узлах 2 всех устройств. сопряжения из числа потенциалов поиска, приижых элементами И-НЕ 40, форми

pyetca»е дерево . кратчайших путей с 35 несливающимися ветвями и основанием, соответствующее исправному и незаняае. му j ыу прОцессору

Поскольку в данный момент может .существовать множество готовых к ио- 40 пользованию процессоров . j-го вида, то на )е узлы 2 доаускают одновременное . формирование множества непересекающих ся )х деревьев кратчайших путей. .Таким образом, задача распределения 45 готовых к использованию ресурсов го вида. реализуется в предлагаемом устройстве за счет параллельного формирования множества непересекающихся де ревьев кратчайших путей. 50

Рассмотрим работу устройства в ароцессз маршрутизации»

Процессор, инициирующий конвейерный обмен, является источником. сообщения (Ймфмщамчиком) первого этапа конвейера» 55

Организация первого этапа заключается

s том, что передатчик ко входу 13 фор мщрует щиничный начальный потенциал выделения и 0-разрядный код вида требуемого приемника этапа. Этот код поступает íà m-e входное направление коммутатора 14 и через группу элемен тов ИЛИ 47 - 47 направляется по выходу 22 (фиг.4) на информационные входы группы элементов И 21 (фиг.2) . блока 10. Начальный потенциал вьщел ния с выхода элемента ИЛИ 31 посту пает на первый вход элемента И 37 и вход элемента задержки 36. Время за- держки элемента 36 должно быть не менее 3 a (где "ь"- задержка элемента И-НЕ) и определяется задержкой в формировании выходного потенциала вы деления узла 2. Поскольку на выхсЕМх 8 устройства, соответствующего передакьщему процессору первого этапа- конвейера, установлены единичные уровни, что соответствует отсутствию выходных потенциалов выделения, то sa выходе элемента ИЛИ 28 будет нулевой. потенциал, который, инвертируясь элементом НЕ 35, поступает на вход элемента И 37, разрешая установку в единицу триггера 23.

Таким образом, появление начального потенциала выделения на входе элемента ИЛИ 31 приводит к установке триггера 23 в единичное состояние и разрешает запись кода виде приемника первого этапа в регистр 17. На одном из вы ходов 20, - 20к дешифратора 19 сфор-, мируется 1-й входящий нулевой потенциал выделения, который постриает на лз-й вход элемента И-НЕ 45 -го узла 2.

С выхода элемента И НЕ 45 единичный потенциал поступает на входы элементов И-НЕ 42 -42 Элементы И-НЕ 41

1 и 42 с обратными связями образуют схему "защелки", с помощью которой потенциал выделения фиксирует состояние элементов И-НЕ 40 -40„. Так, если на выходе каково либо элемента И

НЕ 40 был нулевой потенциал (что соответствует прохождению потенциала поиска через соответствующий элемент ИНЕ 41), то на втором входе одноименно го элемента И- НЕ 42 удерживается единичный потенциал. Следовательно, с поступлением. нулевого потенциала . выделе ния по щщому из входов элемента ИНЕ 45 на выходе элемента И-НЕ 42;, формируется нулевой потенциал выделе ния, который запоминается элемента ми 41) и 42 с обратными связями и. по шине 8 поступает на смежный»-й узел 2. Если обнулить потенциал поиое ка на входе 5 данною узла, то его

10 того, общим стробируюшим сигналом, включающим блок 14, является нулевой выхоц триггера 23. Обнуление тригге ра 23 выключит скгнал НЭ нв выхо, де 39 элемента И 38. Процессор, по-! лучив по (1+2)-ой шине нулевой cnr нвл НЭ формирует на P шинах код Ви да приемника следуюшего этапа, который транслируется по ранее установлен ному пути первого этапа и записывается в регистр 17 устройства, соответствующего передатчику следующего этапа.

Дальнейшая трансляция кода вина прием. ника приостанавливается до тех пор, пока триггер 23 не будет установлен в нулевое состояние сигналом из формирующего процессора, а зто проиэойег лишь посл оче нЬй смены п оцео

10498 состояние не изменится, поскольку оно зафиксировано потенциалом выделения.

Входной потенциал выделения с выхода элемента И-HE 45 через элем мент НЕ 43 блокирует все элементы И- 5

HE 40, изолируя узел 2 на время рабжы этапа конвейерного обмена, и обнуляет выходы 7 выдачи потенциала поиска, освобождая все те j-å узлы 2, которые подвергались действию волны поиска, но которые не входят в форми» руемый канал связи (этап). Процесс выделения канала связи иэ "дерева каналов начинается с узла 2, соответствующего нроцессорупередатчику, и спедс вательно, охватывая все j-e узлы 2, заканчивается в схеме, соответствующей j-му приемнику первого этапа.

Маршрутизация прямого канала от передатчика к приемнику этапа заключается в формировании выходных потен- . циалов выделения на выходах 8 блока 1.

Одновременно с этим осушестйлявт-.ся маршрутизация обратного канала от приемника к передатчику этапа входными потенциалами выделения, формируемы. ми нв входах 6 блока 1. Формирование прямых и обратных каналов последук щих этапов конвейера происходит аналогичным образом с той лишь разницей, ЗО что формирующий процессор. включает новый код вида приемника, оставляя включенньп нулевой потенциал выделения на входе 13 своего блока 10.

Переключение кода вида приемника 35 осуществляется по сигналу "Начало этапа" (НЭ), который формируется на выходе элемента И 38 блока 10. Car нал НЭ по выходу 39 поступает на т-ый вхон элемента ИЛИ 47 + блока 14 и 4Î по обратному каналу транслируется в фор мируюший процессор. Управляющие сиг нвлы включения обратного канала этапа формируются элементами И-HE 29.29 ., (фиг. 2) блока 10. Формирую- 45 ший процессор, получив из коммутатора 14 по (8+2)-ой шине сигнал НЭ, обнуляет свои информационные шины и формирует цо (8+1).-ой шине сигнал

"Начальная установка (НУ), который. 50 по прямому каналу транслируется в блок 10 устройства-передатчика формируемого этапа, по входу 34 поступает на элемент ИЛИ 33 и обнуляет триггер 23. 55

Сигналы включения прямого канала этапа формируются с выходов элементов И НЕ 26 «26 блока 10. Кроме д е ред P сором текущего кода вида приемника.

Ч аким образом формирующий процессор, задавая последовательность кодов вида приемников очередных этапов, формирует конвейер из последовательности этапов. Выбор конкретного. j-ro приемника каждого зтвпв и маршрутизации в пределах этапа осуществляется автоматически с помощью узлов 2 соответствующего j-го подмножества. Выбор узлов 2 осуществляется по коду вида приемника этапа в устройстве, соответствующем началу очередного этапа, е

Конвейер последовательности этапов (каналов) парных обменов фиксируется нулевым начальным потенциалом выделения из формирующего процессора. По концу обмена, определяемым формирующим процессором, происходит сброс нулевого начального потенциала выделения этим процессором .и путь обмена разрушается.

При этом,. освобождающиеся устройства сопряжения могут быть использованы при формировании новых каналов связи.

Скгнал состояния на выходе 11 уса ройства сопряжения формируется на выходе элемента ИЛИ 31 при наличии хотя бы одного вхонного потенциала выделения. Этот сигнал направляется в свой процессор, информируя его о занятости соответствующего устройства. Освобождение канала и разрушение пути обмена сопровождается снятием входных нулевых потенциалов выделения, нв выходе элемента ИЛИ 31 формируется нулевой потенциал, а нв выходе элемента НЕ 32единичный, который через элемент ИЛИ 33 устанавливает регистр 17 в нулевое исходное состояние.

1049894 12

Выходю-го элемента И-НЕ 26 явля-.. не 3; (фиг.З) передается на все другие ется запросным выходом устройства соп- узлы 2 и поступает на входы элеменряжения в соответствую|ций ему процес- тов ИЛИ-НЕ 46, Появление единичного сор. Этот сигнал информирует процессор потенциала на входе элемента 46 запре о том, что он включен в цепь конвейера. 5 щает (блокирует) выдачу единичного по

Магистраль блокировки 3 (фиг.1) тенциала поиска с вых н а элемента И служит для упорядочения прн включении НЕ 44, Этим обеспечивается однократ участка канала в тот или иной этап кон- ное включение участка пути в один из вейера, Под участком канала понимается этапов конвейера. информационная магистраль,. соединяю- . 1О Таким образом, предлагаемое ус . шая два смежных устройства сопряже ройство обеспечивает повышение 6sterpo ния. Появление нулевого входного потев- действия, что увеличивает производипиала выделения на одном из вхОдов тельность вычислительной си:темы за элемента И-НЕ 45 формирует единичный счет уменьшения времени выполнения потенциал на его выходе, который по ши- 1> системных операций.

1049894

l049894

ВНИИПИ . Закаэ 8426/45

Тираж 706 . Подписное

Файаал ППП Патент, г. Уао ор<а,ул. Проектная,4