Устройство для контроля блока памяти

 

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКА ПАМЯТИ п6 авт. св. № 963107, отличающееся тем, что, с целью повышения его надежности, в него введены распределители импульсов, группы регистров, ключи, группы схем сравнения, дополнительный формирователь импульсов и дополнительный элемент И, выход которого подключен к одним из входов счетчика импульсов и первого элемента ИЛИ, один из входов является входом тактовых сигналов, а другие входы соединены с выходами схем сравнения групп, одни из входов которых подключены к выходам регистр соответст ющих групп, одни из входов которых соединены с выходами ключей, а другие - с выходами распределителей импульсов, одни из выходов регистра адреса и дешифратора адреса соединены с одним из входов ключей и с другими входами схем сравнения соот ветствующих групп, вход первого распределителя импульсов, другой вход первого ключа и первый вход дополнительного формирователя импульсов соединены с выходом счетчика импульсов, второй вход дополнительного формирователя импульсов подключен к другому выходу регистра (Л адреса, а выходы соединены с другим входом второтч) ключа и входом второго распределителя импульсов.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТ ИЧЕСНИХ

РЕСПУБЛИН

Э(50 G ll С 2 /.О

ОПИСАНИЕ ИЗОБРЕТЕНИЯ .::,":," . ": - ", Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (61) 963107 (21) 3277053/18-24 (22) 12. 03.8 1 (46) 07.09.83.Бюл. ¹ 33 (72) В; Н. Бессмертный (53) 681. 327 (088. 8) (56) 1. Авторское свидетельство СССР

¹ 963107, кл. 5 11 С 29/00, 1980

° ° ° ° прототип) .

54) (57) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

БЛОКА ПАМЯТИ по авт. св. № 963107, о т л и ч а ю ш е е с я тем, что, с целью повышения его надежности, в него введены распределители импульсов, группы регистров, ключи, группы схем сравнения, дополнительный формирователь импульсов и дополнительный элемент И, выход кото рого подключен к одним из входов счетчика импульсов и первого элемента ИЛИ,. один иэ входов является входом тактовых

ÄÄSUÄÄ 1040525 А сигналов, а другие входы соединены с выходами схем сравнения групп, одни из входов которых подключены к выходам регистров соответствуюших групп, одни из входов которых соединены с выходами ключей, а другие - с выходами распределителей импульсов, одни из выходов регистра адреса и д ииифратора адреса соединены с одним иэ входов ключей и с другими входами схем сравнения соответствукндих групп, вход первого распределителя импульсов, другой вход первого ключа и первый вход дополнительного формирователя импульсов соединены с выходом счетчика импульсов, второй вход дополнительного формирователя импульсов подключен к другому выходу регистра адреса, а выходы соединены с другим входом второго ключа и входом второго распределителя импульсов.

Изобретение относится к запоминающим устройствам.

По основному авт. св. N 963107 из вестно устройство, содержа нее входной

Регистр, регистр адреса, дешифратор, схе5 му сравнения, первый элемент ИЛИ, выход которого подключен к в оду регистра адреса, одни из выходов которого соединены с первыми выходами устройства, а !

0 другой выход подключен к входу дешифратора адреса, одни из выходов которого соединены с вторыми выходами устройства, выходы входного регистра одключены к третьим выходам устройства и к одним из входов схемы сравнения, другие !

5 входы которого соединены с первыми входами устройства, второй элемент ИЛИ, пять элементов И, два триггера и формирователь импульсов, причем второй вход устройства подключен к первым входам первого и пятого элементов И, выход первого элемента И соединен с первыми входами второго и третьего элементов

И и счетным входом первого триггера, нулевой выход которого подключен к вто-, рому входу третьего элемента И и перво му входу второго элемента ИЛИ, выход которого соединен с вторым входом пермпо элемента И, единичный выход пер:вого триггера подключен к первому входу З0

1 четвертого элемента И и второму входу второго элемента И, выход которого соедиНен с первым входом первого элемента

ИЛИ и входом формирователя импульсов, выход которого подключен к одному из 35 входов входного регистра, другие входы которого соединены с шинами ввода информаиии, выход схемы сравнения подключен к второму входу четвертого элемента

И, выход которого соединен с вторым вхс 40 дом второго элемента ИЛИ, другой выход дешифратора адреса подключен к счетному входу второго триггера, нулевой и единичный выходы которого соединены соответственно с третьим входом первого 45 и вторым входом пятого элементов И, выход пятого элемента И подключен к второму входу первого элемента ИЛИ, goполнительный элемент ИЛИ, первый вход которого подключен к выходу третье- 50 го элемента И, а выход дополнительного элемента ИЛИ является четвертым выходом устройстза, дополнительный элемент И, первый вход которого подключен к первому входу первого элемента И, вто55 рой вход - к единичному выходу первого триггера, а третий вход дополнительного элемента И подключен к выходу схемы

525 2 сравнения, и счетчик импульсов, первый вход которого подключен к выходу дополнительного элемента И и к второму входу дополнительного элемента ИЛИ, второй вход - к выходу формирователя импульсов, а выход счетчика импульсов подключен к четвертому входу дополнительного элемента И (1).

Однако, работа в таком устройстве прекращается при неисправности единичной ячейки памяти в блоке и нет возможности обойти адрес неисправной ячейки, что снижает надежность устройства.

Цель изобретения - повышение надежности устройства за счет исключения адреса неисправной ячейки из обращения.

Поставленная пель достигается тем, что в устройство для контроля блока па-, мяти введены распределители импульсов, группы регистров, ключи, группы схем сравнения, дополнительный формирователь импульсов и дополнительный элемент И, выход которого подключен к одним из входов счетчика импульсов и первого элемента ИЛИ, один из входов является входом тактовых сигналов, а другие входы соединены с выходами схем сравнения групп, одни из входов которых подключены к выходам регистров соответствующих групп, одни из входов которых соединены с выходами ключей, а другие - c выходами распределителей ймпульсов, одни из выходов регистра адреса и дешифратора адреса соединены с одним из входов ключей и с другими входами схем сравнения соответствующих групп, вход первого- распределителя импульсов, другой вход первого ключа и первый вход дополнительного формирователя импульсов соединены с выходом счетчика импульсов, второй вход доплнительного формирователя импульсов подключен к другому выходу регистра адреса, а выходы соединены с другим входом второго ключа и входом второго распределителя импульсов.

На чертеже представлена структурная схема предлагаемого устройства для конт роля блока памяти.

Устройство для контроля блока памяти содержит элементы И 1-5, элементы ИЛИ 6 и 7, триггеры 8 и 9, формирователи 10 импульсов, выходной регистр 11, регистр 12 адреса, дешифратор 13 адреса,.схему 14 сравнения, шины 15 ввода информации, соединен» ные через регистр 11 с контролируемым блоком 16 памяти, счетчик 17 импульсов, элемент И 18, элемент ИЛИ 19, ключи з 10405

20 и 21 схемы, группы регистров 22 и 23 группы схем 24 и 25 сравнения, дополнительный элемент И 26, распределители 27 и 28 импульсов, дополнительный формирователь 29 импульсов, служащий для первого импульса из последовательности импульсов.

Устройство работает следующим о6разом.

В исходном состоянии триггеры 8 и )0

9 установлены в нулевое состояние. Регистр 12 адреса и дешифратор 13 адреса выбирают адрес исходных ячеек блока

16 памяти. Во входной регистр 11 введена исходная информация для записи в . -д блок 16 памяти. На вход устройства по-, ступает первый импульс входной частоты, который проходит через элемент И 1 на счетный вход триггера 8 и через элементИ 3 - на управляющий вход записи инфор- 0 мации блока 16 памяти, записывая в него:. информацию с выходов входного регистра

11. Задний фронт первого входного импульса переводит триггер 8 в единичное состояние. Отсутствие сигнала на управ 2g ляющем входе записи информации блока

16 памяти при наличии выбранных адресов в регистре 12 адреса и дешифраторе

13 appeca:соответствует режиму выдачи информации для блока 16 памяти. Инфор- Зя мация с блока 16 памяти поступает на вход. схемы 14 сравнения, где сравнивается с инфсфмацией на входном регистре

1l и, в случае их совпадения, с выхода схемы 14 сравнения через элемент И 4 и элемент ИЛИ 7 поступает потенциал разрешения на элемент И 1 для прохождения второго импульса входной частоты., Второй импульс входной частоты поступает на счетный вход триггера 8, через weмент И 2 - на вход формирователя. 10 импульсов и через элемент ИЛИ 6 - на вход регистра 12 адреса. Задний фронт этого импульса изменяет адрес ячейки в регистре 12 адреса, через формирователь: . . 10 импульсов сбрасывает входной регистр

- 45

11 и переводит триггер 8 в нулевое состояние. Теперь в выходной регистр 11 вводится новая информация для записи в блок 16 памяти. Далее работа устройства проходит по алгоритму, описанному выше.

В случае разового отказа ячейки в блоке 16 памяти информация на входах схемы 14 сравнения не совпадает и на ее выходе отсутствует разрешающий потенциал, вследствие чего очередной им-! цульс входной частоты не пройдет на вход триггера 8. Отсутствие сигнала на выходе схемы 14 .сравнения позволит импульсам входной частоты пройти через элементы И 18 и ИЛИ 29 на управляющий вход записи информации в блок 16 памяти, позволяя повторить запись информании с входного регистра 11 в блок

16 памяти.

Такое повторение обращения к отказавшей ячейке позволяет устранить сбой в блоке 16 памяти, который наступил вследствие влияния помехи в момент подачи команды "запись". Количество импульсов повторного обращения к отказавшей ячейке блока 16 памяти фиксируеч ся счетчиком 17 импульсов. Переполнение счетчика 17 вызывает на его выходе запрещающий сигнал для элемента И 18, Одновременно этот сигнал с выхода счеч чика 17 поступает на вход ключа 20, позволяя записать в регистры 22 адрес ячейки и через формирователь 29 поступает на вход ключа 21 для фиксации строки, в которой находится неисправная ячей ка, в регистрах 23. Этот сигнал управляет также распределителями 27 и 28, которые выбирают очередные регистры

22 и 23. Схемы 24 и 25 сравнения сравнивают соответственно информацию в в регистре 12 адреса и в регистрах 22, в дешифраторе 13 адреса и в регистрах

23. При совпадении этой информации со схем 24 и 25 сравнения поступают разрешающие сигналы на элемент И 26.для прохождения импульса тактовой частоты.

Импульс тактовой частоты поступает на регистр 12 адреса, выбирает адрес сАедующей ячейки в блоке 16 памяти, и устанавливает счетчик 17 в исходное состояние. Далее операция записи повторяется во вновь выбранную ячейку. При считывании информации на блоке 16 памяти "и возникновении сигнала на выходе схем 24 и 25 сравнения также появится импульс тактовой частоты для выбора следующей ячейки, одновременно этот сигнал является запрещающим для клю»чей на выходе блока 16 памяти (не показаны) °

Э

Продвижение сигнала в распределителях

27 и 28 в крайнее положение свидетельствует о том, что отведенный обьем исключенных адресов неиоправных ячеек исчерпан, значит, в блоке 16 памяти рабочих ячеек недостаточно, и его следует ставить на ремонт.

Ремонт блока 16 ведется при отключенной шине тактовых частот, при этом по заполнению счетчика 17 импульсов снимается разрешение с входа элемента

1040525

И 18 и устройспзо остается в режиме проверки записанной информации, а индикаторы регистра 12 адреса и дешифратора

13 адреса указывают координаты неисправ ной ячейки. 5

Если запись информации в блок 16 памяти прошла без отказа или после повторного обращения к отказавшей ячейке, то, перебрав все адреса, дешифратор

13 выдает импульс перебора, который 10 поступает на счетный вход триггера 9 и переводит его в единичное состояние, позволяя импульсам входной частоты через элемент И 5 и элемент HIM 6 ме» нять состояние регистра 12 адреса и 15 дешифратоуеа 13 адреса, тем самым осуществляя считывание информации с блока

16 памяти с обходом адреса неисправной ячейки, если такой был зафиксирован при записи информации. 20

Окончанию режима считывания информации из блока 16 памяти соответствует появление импульса на выходе дешифратора 13 адреса, который переводит триггер 9 в нулевое положение, соответствую щее режиму записи, и в сочетании с сигналом на единичном выходе этого триггера (не показано) сбрасывает распределители 27 и,28 и регистры 22 и 23 в исходное состояние.

Технико-экономическое преимущество предлагаемого устройства заключается в том, что оно позволяет работать с блоком памяти, в состав которого входят неисправные ячейки, за счет исключения их адреса из обращения, если количество этих ячеек не превосходит определенного значения, задаваемого обьемом распределителей импульсов.

ВНИИПИ Заказ 6937/54 Тираж 594 Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4