Устройство для ввода информации

OllHCAHHE

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Социалистических

Республик и111005019. (61) Дополнительное к авт. свид-ву— (22) Заявлено 300781 (21) 3322070/18-24

151) М. Кп.з с присоединением заявки N9—

G 06. Р 3/04

Государственный комитет .

СССР ио делам изобретений и открытий (23) Приоритет— (33) УДК 681. 327 (088.8) Опубликовано 15.03.83. Бюллетень Йо10

Дата опубликования описания 150383 (72) Авторы изобретения

Г.В. Плешев и М.A.Ïîëóíèí (71) Заявитель.(54) УСТРОЙСТВО ДЛЯ ВВОДА ИНФОРИАЦИИ

Изобретение относится к автоматике и вычислительной технике и может . быть йспользовано для ввода массивов информации по заданным адресам в блоке оперативной памяти.

Известно устройство для ввода информации, содержащее передающие линии связи, соединенные с информационными входами феррит-диодной матрицы памяти,-адресные шины которой соединены с выходами первого и вто.рого распределителей импульсов, а выходы — с входами выходного регистра, первый и второй генераторы импульсов, выходы которых соединены с входами синхронизации распределителей импульсов, выходы регистра соединены с входами блока памяти

ЦВ14 1 .

К недостаткам известного устрой«

-ства относятся большие аппаратурные затраты, а также-отсутствие возможности ввода массивов информации, содержащих начальные адреса записи их в блок памяти, что ограничивает область применения данного устройства.

Наиболее близким к изобретению является устройство, содержащее блок управления, дешифратор, счетчик адреса, блок буферной памяти, блок оперативной памяти, регистр адреса и входной регистр, входа которого являются соответствующими информа:ционными входами устройства, управляющий вход входного регистра соединен с первым входом блбка управления и является синхроиизирувщнм вход м устройства, информационные входы счетчика адреса соединены с соответствующими выходами регистра адреса, выходы - с соответствующими адресными входами блока оперативной памяти, информационные выходы которого являются соответствующими выходами устройства, второй и третий входы блока управления являвтся соответ-. ственно первым и вторам управляющими входами устройства, первый, второй и третий выходы блока. управления соединены соответственно с первым и вторым управляющими входами блока оперативной, памяти и счетным входом - счетчика адреса(2 1.

25 K недостаткам этого устройства относится его сложность, обусловленная наличием двух систем выборки-преобразования информации в блоке бу.ферной памяти, что исключает возмож30 ность применения в устройстве стан1005019 щий вход устройства соединен с управляющим входом счетчика адреса, выходы которого соединены с соответствующими входами дешифратора, выходы с первой по четвертую групп дешифратора соединены с входами групп соответственно первого, второго, третьего .и четвертого элементов ИЛИ, выходы первого и второго элементов

О

ИЛИ соединены соответственно с единичным входом и с вторым установочным входом первого триггера, а выхоцы третьего и четвертого элементов

ИЛИ вЂ” с единичным входом и с вторым установочным входом второго триггера, третьи входы первого и второго элементов 2И-ИЛИ соединены с вторым выходом блока управления, выход переноса счетчика числа соединен с четвертым входом блока управления и четвертым входом второго элемента 2И-ИЛИ, выход переноса счетчика разрядов соединен с пятым входом блока управления и с четвертым входом первого элемента 2И-ИЛИ, прямой выход второго триггера соединен с шестым входом блока управления и с пятым входом первого элемента 2И-ИЛИ, выходы первого и второго элементов 2И-ИЛИ соединены соответственно со счетными входами счет- чика чисел и счетчика разрядов.

Кроме того, блок управления содержит формирователь импульсов, третий и четвертый триггеры, третий, четвертый и пятый элементы 2И-ИЛИ, первый, второй и третий элементы И, первый и второй элементы задержки, пятый элемент ИЛИ, причем вход первого элемента задержки является первым входом блока, единичный вход третьего триггера является вторым входом блока и соединен с обнуляющим входом четвертого триггера и с установочным входом формирователя импульсов, установочный вход третьего триггера и первый вход пятого элемента ИЛИ объединены и являются . третьим входом блока, вход второго элемента задержки и первый вход третьего элемента 2И-ИЛИ объединены и являются четвертым входом блока, первый вход первого элемента И и первый вход четвертого элемента

2И-ИЛИ являются соответственно пятым и шестым входами блока, прямой выход четвертого триггера соединен с первыми входами пятого элемента

2И-ИЛИ и второго элемента И, выход которого является первым выходом блока, прямой выход третьего триггера соединен с вторыми входами третьего, четвертого и пятого элементов

2И-ИЛИ и является шестым выходом блока, инверсный выход третьего триггера соединен с третьими входами третьего, четвертого и пятого элементов 2И-ИЛИ, с вторым входом дартных микросхем памяти и увеличи- вает аппаратурные затраты на селекцию элементов подмассивов числовой и адресной информации.

Цель изобретения — упрощение устройства. 5

Указанная цель достигается тем, что в устройство для ввода информации, содержащее блок управления, дешифратор, счетчик адреса <блок буферной памяти, блок оперативной памяти, регистр адреса и входной регистр, входы которого являются соответствующими информационными входами устройства, управляющий вход входного регистра соединен с, первым входом блока управления и является синхронизирующим входом устройства, информационные входы счетчика адреса соединены с соответствующими выходами регистра адреса, вы-, ходы — с соответствующими адресными входами блока оперативной памяти, информационные выходы которого являются соответствующими выходами устройства, второй и третий входы блока уп- 25 равления являются соответственно первым и вторым управляющими входами устройства, первый, второй и третий выходы блока управления соединены соответственно с первым и вторым управляющими входами блока оперативной памяти и счетным входом счетчика адреса, введены регистр числа, счетчик чисел и счетчик разрядов, первый и второй элементы 2И-ИЛИ, первый, второй, третий и четвертый 35 элементы ИЛИ, первый и второй триггеры, причем выход младшего разряда входного регистра соединен с информационным входом блока буферной памяти, выходы счетчика чисел и счет-40 чика разрядов соединены соответственно с входами младших и старших разря- дов адреса блока буферной памяти,выход которого соединен с информационным входом регистра числа, первый уп- фЯ равляющий вход устройства соединен с первыми установочными входами первого и второго триггеров, а также с установочными входами счетчиков адреса, чисел и разрядов, четвертый щ выход блока управления соединен с первыми входами первого и второго элементов 2И-ИЛИ и входами синхронизации входного регистра и регистра числа, пятый выход - с первым управляющим входом блока буферной памяти, шестой - c вторыми входами первого и второго элементов 2H-HJIH u с вторым управляющим входом блока буферной памяти, седьмой выход— с входами синхронизации первого и второго триггеров и регистра адреса, управляющий вход которого соединен с прямым выходом первого триггера, информационный вход — с адресным входом устройства, второй управляю- Я

1005019 первого элемента И и является вторым выходом блока, третий выход блока соединен с выходом пятого элемента 2И-ИЛИ, первый выход фор,мирователя импульсов соединен с чет Bep M и пятым входами четвертого 5 элемента 2И-ИЛИ и с вторым входом второго элемента И, второй выход— с четвертым входом пятого элемента

2И-ИЛИ, третий выход — co счетным входом второго триггера и с первым 10 входом третьего элемента И, выход четвертого элемента 2И-ИЛИ является пятым выходом блока, выход первого элемента задержки соединен с вторым входом пятого элемента ИЛИ и являет- 15 ся седьмым выходом блока, выход пятого элемента ИЛИ-соединен с входом пуска формирователя импульсов, вход останова которого соединен с выходом третьего элемента 2И-ИЛИ, четвертый вход третьего элемента 2И-ИЛИ соединен с выходом второго элемента задержки, выход первого элемента И соединен с единичным входом четвертого триггера, пятый вход пятого элемента 2И-ИЛИ соединен с первым входом блока, инверсный выход четвертого триггера соединен с вторым входом третьего элемента И, выход которого является четвертым выходом блока.

На чертеже представлена схема предлагаемого устройства.

Устройство содержит блок 1 управления, дешифратор 2, счетчик 3 адреса, счетчик 4 числа и счетчик 5 разрядов, блок 6 буферной памяти, блок 7 5 оперативной памяти, регистр 8 адреса, входной регистр 9, регистр 10 числа, информационные входы 11 устройства, вход 12 синхронизации устройства, информационные выходы 13 устрой-40 ства, управляющие входы 14 и 15 устройства, адресный вход 16, элементы

2И-ИЛИ 17-21, элементы ИЛИ 22-26,триггеры 27-30, формирователь 31 импульсов, элементы И 32, 33 и 34, элемен- 45 ты 35 и. 36 задержки.

Работа устройства осуществляется следующим образом.

Сигнал "Начало информации", поступающий на вход 14, устанавливает в нулевое состояние счетчики 3,4 и 5, триггеры 27, 28 и 30, в единичное состояние — триггер 29 и в исходное состояние — формирователь 31 импульсов. Единичный сигнал на прямом выходе триггера 29 переводит в режим записи блок 6 буферной памяти. По i-му (i = 1, ..., К, где К вЂ” количество строк в исходном информационном массиве ) сигналу "Синхронизация" на входе 12 производится параллельная за- 60 пись в регистр 9 элементов 1,..., m

i --й информационной строки массива, поступающих на информационные входы 11. По данному же сигналу, проходящему через элемент 2И-HJIH 21, уве- 65 личивается на единицу содержимое счетчика 3 адреса. Дешифратор 2 расшифровывает содержимое р младших разрядов счетчика 3 (p> Cog> K) . Ес- . ли вводимая строка является начальной в 1 -й группе строк (! =1,...,4 > где + — количество групп строк, содержащих числовую информацию), дешифратор 2 вырабатывает сигнал разрешения установки триггера 28 в единичное состояние, поступающий через

-й вход элемента ИЛИ 24 на $ -вход триггера 28. Далее сигнал "Синхронизация", пройдя через элемент 35 задержки (величина задержки определяется временем переходных процессов в.счетчике 3, дешифраторе 2 и элементе

ИЛИ 24), поступает на С-вход триггера 28 и устанавливает его в единичное состояние, сохраняющееся на время записи в блок 6 буферной памяти элементов j-й группы строк. Проходя через элемент ИЛИ 26 сигнал "Синхронизация" запускает формирователь 31 импульсов. В первом цикле работы формирователя 31 импульсов при совпадении сигнала с его первого выхода с единичными сигналами с прямых выходов триггеров 28 и 29 срабатывает элемент 2И-ИЛИ 20 и производится обращение к блоку 6 буферной памяти и запись в него первого элемента информационной строки, содержащейся в регистре 9. По сигналу с третьего выхода формирователя 31, проходящему через элемент 34, осуществля-ется сдвиг на один разряд содержимого регистра 9. При совпадении сигнала с выхода элемента И 34 с единичными сигналами триггеоов 28 и 29 срабатывает элемент 2И-ИЛИ 17 и увеличивает на единицу сОдержимое счетчика 4 чисел. В циклах 2,..,m работы формирователя 31 производится последовательная запись в блок 6 буферной памяти элементов 2,... m началь ной строки j -й группы строк информационного массива. Запись производится аналогично записи первого элемента. В цикле работы формирователя счетчик 4 чисел вырабатывает сигнал переноса, который, проходя через элемент 2И-ИЛИ 18, увеличивает на единицу содержимое счетчика 5, а проходя через элемент 2И-ИЛИ 19 на вход стопа формирователя 31, останавливает его работу. Запись последующих строк j-й группы информационного массива в блок 6 буферной памяти происходит аналогично записи начальной строки. При поступлении строки, следующей за 1-й группой строк, дешифратор 2 -вырабатывает сигнал разрешения установки триггера 28 в нулевое состояние, поступающий йа 3-й вход элемента ИЛИ 25 и далее на Р-вход триггера 28. Сигнал "Синхронизация", проходя через элемент 35 задержки

1005019 формула изобретения

7 поступает на С-вход триггера 28, устанавливая его н нулевое состояние, запрещающее обращение к блоку 6 буферной памяти и работу счетчика 4.

Еели вводимая строка является начальной в Е -й группе строк (Г =1,... где f3 -количество групп строк, содержащих адресную информацию в элементах, дешифратор 2 вырабатывает сигнал разрешения установки триггера 27 н единичное состояние, по- 10 ступающий через г -й вход элемента

ИЛИ 22 на S -вход триггера 27. Сиг.— .нал "Синхронизация", проходя через элемент 35 задержки, поступает на

С-вход триггера 27 и устанавливает этот триггер в единичное состояние, единичный сигнал с него поступает на вход разрешения сдвига регистра 8. Ввод начального и последующих элементов (разрядов) адресной информации Р -й группы осуществляется по сигналу "Синхронизация", проходящему через элемент 35 задержки на вход синхронизации сдвига регистра 8. При поступлении строки, следующей за 0 -й группой строк, дешифратор 2 вырабатывает сигнал разрешения установки триггера 27 в нулевое состояние, поступающий через Р -й вход элемента ИЛИ 23 на R-вход триггера 27., 30

Сигнал "Конец массива информации," поступающий на вход 15 после передачи последней строки массива инфор- мации. переписывает адресную информацию (код адреса) из,регистра 8 в счетчик 3, устанавливает в нулевое состояние триггер 29, сигнал с единичного выхода которого переводит блок б буферной памяти в режим считывания, а сигнал с нулевого вы- 40 хада переводит блок 7 оперативной памяти н режим записи. Проходя через элемент ИЛИ 26, сигнал "Конец массива информации" запускает формирователь 31 импульсов. Далее осуществляется m циклов переписи числовой информации из блока б буферной памяти в блок 7 оперативной памяти, каждый из которых состоит из n+1 циклов работы формирователя 31 импуль- 50 сов. В циклах 1, °,n работы формирователя (n — общее число разрядов, содержащихся в группах 1,...,с числовой информации) по сигналам с его первого выхода, проходящим через элемейт 2И-ИЛИ 20, происходит обращение к блоку б буферной памяти. По сигналам с третьего выхода Формирователя 31, проходящим через эле, мент И 34,осуществляется последова= тельный ввод считанных из блока 6 разрядов чйсла в регистр 10 числа.

По данным же сигналам, проходящим че-, рез элемент И 34 и элемент 2И-ИЛИ 18, увеличивается содержимое счетчика 5 разрядон. В цикле и работы формиро- . 65 вателя 31 образуется сигнал перено-са на выходе счетчика 5 разрядов. который, проходя через элемент 2И-ИЛИ

17, увеличивает на единицу содержимое счетчика 4 чисел. Сигнал переноса счетчика 5, проходя через элемент

И 32, устанавливает в единичное coc"" тояние триггер 30, единичный сигнал которого подготавливает к срабатыванию элементы И 33 и 2И-ИЛИ 21, а нулевой — закрывает элемент И 34. В цикле и +1 работы формирователя 31 по сигналу с его первого выхода, проходящему через элемент И 33, производится обращение к блоку 7 оперативной памяти, при котором н блок 7 записывается число, содержащееся. в регистре 10. По сигналу с второго выхода формиронателя 31, проходящему через элемент 2И-ИЛИ 21, прибавляется единица к содержимому счетчика 3 адреса, а по фронту спада сигнала с третьего выхода формирователя 31 устанавливается в нулевое состояние триггер 30. В цикле щ(п +1) — 1 работы формирователя 31 импульсов вырабатываются сигналы переноса на выходах счетчиков 4 и 5. Действие сигнала переноса с выхода счетчика 4, проходя через элемент 36 задержки и элемент 2И-ИЛИ 19 на вход стопа формирователя 31 останавливает его работу по исполнению цикла щ(+ 1).

Таким образом, предложенной устройство выполняет ввод числовой информации в блок оперативной памяти по сопровождающим ее адресам, значительно сокращая при этом аппаратурные.затраты на построение блока. буферной памяти и дешифратора групп строк, содержащих числовую или адресную информацию.

Технико-зкономическая эффектинность от применения предложенного устройства заключается в том, что по сравнению с прототйпом, являющимся базовым объектом, цредложенное устройство имеет меньший объем оборудования.

1.устройство для ввода информации, содержащее блок управления, дешиф.ратор, счетчик адреса, блок буферной памяти, блок оперативной памяти, регистр адреса и входной регистр, входы которого являются соответствующими информационными входами устройства, управляющий вход входного регистра соединен с первым входом блока управления и является синхронизирующим входом устройства, информационные входы счетчика адреса соединены с соответствующими выходами регистра адреса, выходы - с соответствующими адресными входами блока

1005019

9 оперативной памяти, информацион- четвертым входом блока управления ные выходы которого являются -соот- и четвертым входом второго элемента ветствующими выходами устройства, 2И-ИЛИ, выход переноса счетчика развторой и третий входы блока управ- рядов соединен с пятым входом блока ления являются соответственно первым управления и с четвертым входом пери вторым управляющими входами устрой- 5 вого элемента 2И-HÇIH, прямой. выход ства, первый, второй и третий выхо- второго триггера соединен с шестьм ды блока управления соединены соот- входом блока управления и с пятым ственно с первым и вторым управ- входом первого элемента 2И-ИЛИ, выхоляющими входами блока оперативной ды первого и второго элементов о 2И-ИЛИ памяти и счетным входом счетчика 10 соединены соответственно со счетныадреса, о т л реса о т л и ч а ю щ е е с я ми входами счетчика чисел и счетчитем, что, с целью упрощения устрой- ка разрядов. ства, в него введены регистр числа, 2. Устройство по п.1, о т л исчетчик числа и счетчик разрядов, ч а ю щ е е с я тем, что блок уппервый и второй элементы 2И-ИЛИ, 15 равления содержит формирователь.им- первый, второй, третий и четвертый пульсов. третий и четвертый триггеры. элементы ИЛИ, первый и второй триг- третий, четвертый и пятый элеменге ы, причем выход младшего разря- ты 2И-ИЛИ, первый. второй и третий да вхо диого регистра соединен с ин- элементы И, первый и второй элеменформационным входом блока буферной ты задержкй, пятый элемен, р памяти, выходы счетчика числа и счет- чем вход первого элемента задержки чика разрядов соединены соответствен- является первым входом блока, едино с входами младших и старших разря- ничный вход третьего триггера являдов а дреса блока. буферной памяти., ется вторым входом блока и соединен т игто ого соединен с- информа- с обнуляющим входом четвертого р ционным в ходом регистра числа, пер- гера и с установочным входом формивый управляющий вход устройства сое- рователя импульсов. ус ано динен с первыми установочными вхо- вход третьего триггера и первый ого и второго триггеров, вход пятого элемента ИЛИ объединены дами первого и в блока вход у тановочными входами и являются третьим входом и счетчиков адреса, чисел и разрядов, ЗО второго элемента задержки и первы четвертый выход блока управления сое- вход третьего элемента 2И-ИЛИ объединен с первыми входами и в ходами первого и динены и являются четвертым входом второго элементов 2И-ИЛИ и входами блока, первый вход первого элеменсинхронизации входного диого регистра и та И н первый вход четвертого элерегистра числа. пятый выход — с п и выход — с пер- 35 мента 2И-ИЛИ являются соответственвым управляющим входом ло а блока буфер- но пятым и шестым входами блока, пряной памяти, шесто и - с вторыми вхо- мой выход четвертого триггера соедами первого и второго эл то ого элементов динен с первым входами пятого элелемента И

2И-ИЛИ, рым управляющим входом мента 2И-ИЛИ и второго элемента и с вто выхоблока буферно памяти, ф и мяти седьмой, вы- 4g выход которого является первьм ход - с входами синхронизации перво- дом блока,. прямой выход третьего го и второго триггеров и .регистра триггера соединен с вторыми входами третьего. четвертого и пятого элеадреса, управляющи вход ментов 2И-ИЛИ и является шестым выхо-. соединен с прямьм выходом первого т иггера, информационный вход— дом блока, инверсный выход третьего с адресным входом устройства, вто- триг рой управляющий вход устро с устройства сое- дами третьего, четвертого и пятого щимн входом счет- элементов 2И-ИЛИ. с вторым входом динен с управляющими входом я вто.чика. адреса, выходы которого оторого соедине- первого элемента И и являетс ны с соответствующими вх и входами дешиф- рым выходом блока, третий выход ратора, выходы первой, второй, тре- 5О блока соединен с выходом пятого и ешифрато- элемЕнта 2И-ИЛИ, первый выход фора сое инены с входами групп соответ- мирователя импульсов соединен с го т етьего четвертым и пятым входами четвертого элемента 2И-HJ!H и с вторым входом и четвертого элементов ИЛИ. выхопе вого и второго элементов ементов ИЛИ. 55 второго элемента H. второй выходс четвертым входом пятого элемента иены соответственно с единич ным входом и с вторым установочным 2И-ИЛИ третий выход — со счетным входом второго триггера и с первым ом пе вого триггера, а выходы входом третьего элемента .И. выход третьего его и четвертого элементов четвертого элемента 2И-ИЛИ являетИЛИ - с единичным входом и с вто- gg e очным входом второго триг- ся пятым выходом блока. выход пергера третьи входы первого и второго рого элемен

I ом пятого элемента И ЛИ элементов 2И-ИЛИ соединены с вторьм вторым вход выи является седьмыми выходом блока, в, выходом блока управления, выход пепя ИЛИ оединен реноса счетчика числа соединен с g5 ход пя пятого элемента с

1005019

Составитель И.Алексеев

Техред 3I.Ïåêàðü корректор A.Ôåðåíö

Редактор Л.Алексеенко

Заказ 1899/бЗ Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва,Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент". г. Ужгород, Ул. Проектная, 4 с входом пуска формирователя импульсов. вход останова которого соединен с выходом третьего элемента 2И-ИЛИ, четвертый вход третьего элемента

2И-ИЛИ соединен с выходом второго элемента задержки, выход первого элемен- 5 та И соединен с единичным входом четвертого триггера, пятый вход пятого элемента 2И-ИЛИ соединен с первым входом блока, инверсный выход четвертого триггера соединен с вторым входом третьего элемента И, выход которого является четвертым выходом блока.

Источники информации, принятые во внимание при экспертизе

1. В.Н.Овчинников. Устройство автоматического обмена информацией.

M., Э., 1971, с.144. рис.5-12 °

2. Устройство УС-НОЗУ-Ç.Государственная регистрация Р Х б0484 (прототип).