Устройство ввода-вывода разовых команд

 

Предлагаемая полезная модель относится к измерительной технике и может быть использована в цифровых системах управления. Устройство ввода-вывода разовых команд содержит N резисторных пар по два последовательно соединенных резистора в каждой, при этом точки соединения резисторов между собой в каждой паре являются входами устройства ввода-вывода разовых команд. Вторые выводы первых резисторов в каждой паре подключены к входу питания, вторые выводы вторых резисторов резисторных пар подключены к N входам первого тристабильного буфера, N выходов которого подключены к шине данных и N входам регистра. N выходов регистра подключены к N входам ключей, N выходов которых являются выходами устройства. N+1 вход устройства подключен к первому входу первой логической схемы И, выход которой подключен к N+1 входу первого тристабильного буфера, N+2 вход устройства ввода-вывода разовых команд подключен к первому входу второй логической схемы И, выход которой подключен к N+1 входу регистра, N+3 вход дешифрированного адреса устройства подключен ко вторым вход логических схем И. Для снижения вероятности выдачи и приема ложных разовых команд путем введения контроля каналов ввода-вывода разовых команд в микроконтроллер введены согласователь уровней и второй тристабильный буфер. При этом N выходов ключей подключены к N входам согласователя уровней, N выходов которого подключены к N входам второго тристабильного буфера. N выходов второго тристабильного буфера подключены к N входам первого тристабильного буфера, при этом N+1 вход второго тристабильного буфера подключен к N+4 входу контроля устройства ввода-вывода разовых команд.

Предлагаемая полезная модель относится к измерительной технике и может быть использована в цифровых системах управления.

Известны каналы ввода разовых команд (См. книгу: Сташин В.В., Урусов А.В., Мологонцева О.Ф., Проектирование цифровых устройств на однокристальных микроконтроллерах - М.: Энергоатомиздат, 1990, стр.135, рис.6.6.), содержащие резистор и логический повторитель, при этом резистор подключен к входу канала дискретного ввода и ко входу повторителя, выход которого подключен ко входу микроконтроллера, а второй вывод резистора соединен с шиной питания устройства.

Наиболее близким техническим решением к предлагаемому является устройство ввода-вывода разовых команд (см. http://www.vvod-vivod.narod.ru. Простое устройство ввода-вывода разовых команд.), содержащее N резисторных пар по два последовательно соединенных резистора в каждой, при этом точки соединения резисторов между собой в каждой паре являются входами устройства ввода-вывода разовых команд, вторые выводы первых резисторов в каждой паре подключены ко входу питания. Вторые выводы вторых резисторов резисторных пар подключены к N входам тристабильного буфера, N выходов которого подключены к шине данных и N входам регистра, N выходов регистра подключены к N входам ключей, N выходов которых являются выходами устройства. N+1 вход чтения устройства подключен к первому входу первой логической схемы И, выход которой подключен к N+1 входу тристабильного буфера, N+2 вход записи устройства подключен к первому входу второй логической схемы И, выход которой подключен к N+1 входу регистра, N+3 вход дешифрированного адреса устройства подключен ко вторым входам логических схем И.

Недостатком устройства является высокая вероятность выдачи и приема ложных разовых команд из-за отсутствия контроля каналов ввода-вывода разовых команд в микроконтроллер.

Техническим результатом предлагаемой полезной модели является снижение вероятности выдачи и приема ложных разовых команд путем введения контроля каналов ввода-вывода разовых команд в микроконтроллер.

Сущность полезной модели состоит в том, что устройство ввода-вывода разовых команд содержит N резисторных пар по два последовательно соединенных резистора в каждой, при этом точки соединения резисторов между собой в каждой паре являются входами устройства ввода-вывода разовых команд. Вторые выводы первых резисторов в каждой паре подключены ко входу питания, вторые выводы вторых резисторов резисторных пар подключены к N входам первого тристабильного буфера, N выходов которого подключены к шине данных и N входам регистра. N выходов регистра подключены к N входам ключей, N выходов которых являются выходами устройства. N+1 вход устройства подключен к первому входу первой логической схемы И, выход которой подключен к N+1 входу первого тристабильного буфера, N+2 вход устройства ввода-вывода разовых команд подключен к первому входу второй логической схемы И, выход которой подключен к N+1 входу, N+3 вход адреса устройства подключен ко вторым входам логических схем И.

Новым в предлагаемой полезной модели является введение согласователя уровней и второго тристабильного буфера, при этом при этом N выходов ключей подключены к N входам согласователя уровней, N выходов которого подключены к N входам второго тристабильного буфера. N выходов второго тристабильного буфера подключены к N входам первого тристабильного буфера, при этом N+1 вход второго тристабильного буфера подключен к N+4 входу контроля устройства ввода- вывода разовых команд.

При наличии на входе сигнала контроля нулевого уровня второй тристабильный буфер находится в пассивном состоянии и отключен от тракта входных разовых команд, что обеспечивает штатный режим ввода-вывода разовых команд.

При наличии на входе сигнала контроля единичного уровня второй тристабильный буфер находится в активном состоянии, и значения выходных разовых команд передаются через него в тракт входных разовых команд, шунтируя их, т.к. входные разовые команды поступают через резистивные пары. Это позволяет в режиме контроля одновременно проверять и выходные разовые команды и весь тракт входных разовых команд, что резко уменьшает верояность ввода-вывода ложных разовых команд.

На Фиг.1 представлена схема устройства ввода-вывода разовых команд. Устройство ввода-вывода разовых команд содержит N резисторных пар, первая резисторная пара 1, N-ная резисторная пара 2, по два последовательно соединенных резистора в каждой. Кроме того, оно содержит первый тристабильный буфер 4, второй тристабильный буфер 5, а также регистр 6, ключ 7 и первую 8 и вторую 9 логические схемы И. Точки соединения резисторов между собой в каждой N паре является входом устройства ввода-вывода разовых команд. Вторые выводы первых резисторов в каждой паре подключены к входу питания. Вторые выводы вторых резисторов каждой N резисторной пары подключены к N входам первого тристабильного буфера 4, N выходов которого подключены к шине данных и N входам регистра 6. N выходов регистра 6 подключены к N входам ключей 7, N выходов которых являются выходами устройства. N+1 вход устройства подключен к первому входу первой логической схемы И 8, выход которой подключен к N+1 входу первого тристабильного буфера 4. N+2 вход устройства подключен к первому входу второй логической схемы И 9, выход которой подключен к N+1 входу регистра 6. N+3 вход устройства ввода-вывода разовых команд подключен ко вторым входам первой и второй логических схем И 8 и 9. N выходов ключей 7 подключены к N входам согласователя уровней 3, N выходов которого подключены к N входам второго тристабильного буфера 5, N выходов которого подключены к N входам первого тристабильного буфера 4. N+1 вход второго тристабильного буфера 5 соединен с N+4 входом контроля устройства ввода-вывода разовых команд.

Устройство ввода-вывода разовых команд функционирует следующим образом.

В рабочем режиме на N+4 вход контроля устройства поступает нулевой логический уровень, который через N+1 вход второго тристабильного буфера 5 переводит его в третье состояние (выход отключен).

На N входов поступают входные разовые команды (РК), например, уровнем «корпус-обрыв», на вход питание подается напряжение питания. Эти уровни за счет наличия в резисторных парах резисторов R1 преобразуются в напряжения логических уровней 0 и 1 и поступают на N входов первого тристабильного буфера 4.

При опросе входных РК микроконтроллер выдает на N+1 и N+3 входы устройства сигналы чтения и дешифрированного адреса соответственно, которые совпадают на логической схеме И 8 и через N+1 вход первого тристабильного буфера 4 переводят его в активное состояние. Значения входных РК считываются в шину данных и далее в микроконтроллер.

При формировании выходных РК микроконтроллер выставляет на шине данных код равный значению выходных РК и выдает на N+2 и N+3 входы устройства сигналы записи и дешифрированного адреса соответственно, которые совпадают на логической схеме И 9 и через N+1 вход регистра 6 записывают в него содержимое шины данных. Выходы регистра 6 управляют ключами 7, на выходе который формируются разовые команды.

В режиме контроля на N+4 вход контроля устройства поступает единичный логический уровень, который через N+1 вход второго тристабильного буфера 5 переводит его в активное состояние (выходы подключены). В этом случае выходные РК проходят через согласователь уровней 3, согласующий уровни выходных РК с логическими входами, на второй тристабильный буфер 5, выходные сигналы которого появляются на входах первого тристабильного буфера 4, подменяя (шунтируя) входные РК т.к. те поступают на вход тристабильного буфера 4 через вторые резисторы резисторных пар. Задавая различные значения выходных РК, считывая их через тракт входных разовых команд, а также сравнивая с заданными, практически полностью контролируются тракт вывода и ввода РК, что резко уменьшает вероятность ввода-вывода некорректных разовых команд.

Устройство ввода-вывода разовых команд, содержащее N резисторных пар по два последовательно соединенных резистора в каждой, при этом точки соединения резисторов между собой в каждой паре являются входами устройства ввода-вывода разовых команд, вторые выводы первых резисторов в каждой паре подключены к входу питания, вторые выводы вторых резисторов резисторных пар подключены к N входам первого тристабильного буфера, N выходов которого подключены к шине данных и N входам регистра, N выходов регистра подключены к N входам ключей, N выходов которых являются выходами устройства ввода-вывода разовых команд, причем N+1 вход устройства подключен к первому входу первой логической схемы И, выход которой подключен к N+1 входу первого тристабильного буфера, N+2 вход устройства подключен к первому входу второй логической схемы И, выход которой подключен к N+1 входу регистра, N+3 вход устройства подключен ко вторым входам логических схем И, отличающееся тем, что введены согласователь уровней и второй тристабильный буфер, при этом N выходов ключей подключены к N входам согласователя уровней, N выходов которого подключены к N входам второго тристабильного буфера, N выходов которого подключены к N входам первого тристабильного буфера, а N+1 вход второго тристабильного буфера соединен с N+4 входом контроля устройства.



 

Наверх