Устройство, преобразующее последовательный код "манчестер 2" в параллельный код
Устройство, преобразующее последовательный код «Манчестер 2» в параллельный код относится к вычислительной технике и предназначено для приема информации, передаваемой по высоконадежным сверхскоростным каналам связи, представленной в последовательном фазоманипулированном коде «Манчестер-2» разрядностью от 2-х до 32-х и декодирования ее в параллельный код, в режиме реального времени. Техническим результатом предполагаемой полезной модели является расширение спектра разрядности принимаемой информации. Устройство, преобразующее код «Манчестер 2» в параллельный код, состоящее, из декодера, блока распараллеливания и 20-ти разрядного параллельного регистра, где первый и второй выходы декодера соединены с первыми и вторым входами блока распараллеливания, первый и второй выходы которого соединены с первым и вторым входами регистра, входом устройства является вход декодера, выходами - первый выход декодера, второй выход блока распараллеливания и выход регистра, а блок распараллеливания состоит из двух инверторов, двадцати двух элементов 2-ИЛИ-НЕ, двадцати двух D-триггеров и элемента 3-ИЛИ-НЕ, вход первого инвертора является первым входом блока распараллеливания, выход первого инвертора соединен с первым входом первого элемента 2-ИЛИ-НЕ, выход которого соединен с информационным входом первого D-триггера, выход второго элемента 2-ИЛИ-НЕ соединен с информационным входом второго D-триггера и т. д., выход двадцать второго элемента 2-ИЛИ-НЕ соединен с информационным входом двадцать второго D-триггера, инверсный выход первого D-триггера соединен с первым входом второго элемента 2-ИЛИ-НЕ, инверсный выход второго D-триггера
соединен с первым входом третьего элемента 2-ИЛИ-НЕ и т.д., инверсный выход двадцать первого D-триггера соединен с первым входом двадцать второго элемента 2-ИЛИ-НЕ, прямой выход первого D-триггера соединен со вторым входом элемента 3-ИЛИ-НЕ, инверсный выход двадцать второго D-триггера соединен с первым входом элемента 3-ИЛИ-НЕ и входом второго инвертора, выход которого соединен со вторыми входами всех элементов 2-ИЛИ-НЕ, входы синхронизации всех D-триггеров и третий вход элемента 3-ИЛИ-НЕ подключены ко второму входу блока распараллеливания; прямые выходы D-триггеров со второго по двадцать первый образуют выходную двадцатиразрядную шину, которая является первым выходом блока распараллеливания, вторым выходом которого является выход элемента 3-ИЛИ-НЕ, отличающееся тем, что разрядность параллельного регистра увеличена с 20-ти до 32-х, и в принципиальную схему блока распараллеливания введены дополнительно 12 элементов 2-ИЛИ-НЕ, 12 D-триггеров и 32-х разрядный мультиплексор с адресной шиной таким образом, что инверсный выход двадцать второго D-триггера соединен с первым входом двадцать третьего элемента 2-ИЛИ-НЕ, инверсный выход двадцать третьего D-триггера соединен с первым входом двадцать четвертого элемента 2-ИЛИ-НЕ и т.д., инверсный выход тридцать третьего D-триггера соединен с первым входом тридцать четвертого элемента 2-ИЛИ-НЕ, выход двадцать третьего элемента 2-ИЛИ-НЕ соединен с информационным входом двадцать третьего D-триггера и т.д., выход тридцать четвертого элемента 2-ИЛИ-НЕ соединен с информационным входом тридцать четвертого D-триггера, второй вход каждого вновь введенного элемента 2-ИЛИ-НЕ соединен с выходом второго инвертора; вход синхронизации каждого вновь введенного D-триггера подключен ко второму входу блока распараллеливания, инверсные выходы D-триггеров с третьего по
тридцать четвертый, соединены соответственно с первым, вторым и т.д. до тридцать второго информационными входами мультиплексора, выход которого соединен с первым входом элемента 3-ИЛИ-НЕ и входом второго инвертора, за счет вновь введенных 12-ти D-триггеров и 12-ти элементов 2-ИЛИ-НЕ разрядность выходной шины блока распараллеливания увеличена с 20-ти до 32-х, кроме того, вход адресной шины мультиплексора является третьим входом блока распараллеливания.
Полезная модель относится к вычислительной технике и предназначена для приема информации, передаваемой по высоконадежным сверхскоростным каналам связи, представленной в последовательном фазоманипулированном коде «Манчестер-2» разрядностью от 2-х до 32-х и декодирования ее в параллельный код, в режиме реального времени. Под разрядностью кода «Манчестер 2» подразумевается количество информационных бит между стартовым битом (лог.1) и первым стоповым битом (лог.0).
Наиболее близким техническим решением, принятым за прототип, является устройство, преобразующее 20-ти разрядную информацию, представленную последовательным кодом «Манчестер 2», в параллельный код (Информационный листок №11-016-05, УДК 621.396.967. ГРНТИ 47.49.29.), состоящее (фиг.1) из декодера 1, блока распараллеливания 2 и 20-ти разрядного параллельного регистра 3, где первый выход декодера 1 соединен с первым входом блока распараллеливания 2, второй выход соединен со вторым входом блока распараллеливания 2, первый выход которого соединен с первым входом регистра 3, второй выход, соединен со вторым входом регистра 3. Входом устройства является вход декодера 1, выходами: первый выход декодера 1, второй выход блока распараллеливания 2, выход регистра 3.
Блок распараллеливания 2 (фиг.2) состоит из двух инверторов 4 и 5, двадцати двух элементов 2-ИЛИ-НЕ 6,...,27, двадцати двух D-триггеров 28,...,49 и элемента 3-ИЛИ-НЕ 50. Вход инвертора 4 является первым входом блока распараллеливания 2, а выход
инвертора 4 соединен с первым входом первого элемента 2-ИЛИ-НЕ 6, выход которого соединен с информационным входом первого D-триггера 28. Выход второго элемента 2-ИЛИ-НЕ 7 соединен с информационным входом второго D-триггера 29, и т. д., выход двадцать второго элемента 2-ИЛИ-НЕ 27 соединен с информационным входом двадцать второго D-триггера 49. Инверсный выход первого D-триггера 28 соединен с первым входом второго элемента 2-ИЛИ-НЕ 7. Инверсный выход второго D-триггера 29 соединен с первым входом третьего элемента 2-ИЛИ-НЕ 8 и т.д., инверсный выход двадцать первого D-триггера 48 соединен с первым входом двадцать второго элемента 2-ИЛИ-НЕ 27. Прямой выход первого D-триггера 28 соединен со вторым входом элемента 3-ИЛИ-НЕ 50. Инверсный выход двадцать второго D-триггера 49 соединен с первым входом элемента 3-ИЛИ-НЕ 50 и входом второго инвертора 5, выход которого соединен со вторыми входами всех элементов 2-ИЛИ-НЕ 6,...,27. Входы синхронизации всех D-триггеров 28,...,49 и третий вход элемента 3-ИЛИ-НЕ 50 подключены ко второму входу блока распараллеливания 2. Прямые выходы D-триггеров со второго по двадцать первый образуют двадцатиразрядную шину «Д», которая является первым выходом блока распараллеливания 2, вторым выходом которого является выход элемента 3-ИЛИ-НЕ 50.
К недостаткам прототипа следует отнести его ограниченную возможность обработки информации, т.е. способность обработки последовательной стартстопной комбинации (ПССК), состоящей из стартового бита, 20 бит полезной информации и 2-х стоповых бит. Следствием этого, является необходимость приведения входной информации к данному виду с помощью сокращения разрядности или добавления незначащих разрядов. Это, с одной стороны, ведет к необходимости использования дополнительного устройства, преобразующего информацию к данному виду, а с другой - к
нарушению целостности и достоверности информации при сокращении разрядности, или к увеличению избыточности кода и уменьшению скорости передачи полезной информации при добавлении разрядов.
Техническим результатом предполагаемой полезной модели является расширение спектра разрядности принимаемой информации.
Технический результат достигается тем, что в схему устройства, взятого за прототип и содержащего декодер 1, блок распараллеливания 2 и 20-ти разрядный параллельный регистр 3, где первый выход декодера 1 соединен с первым входом блока распараллеливания 2, второй выход соединен со вторым входом блока распараллеливания 2, первый выход которого соединен с первым входом регистра 3, второй выход, соединен со вторым входом регистра 3, входом устройства является вход декодера 1, выходами первый выход декодера 1, второй выход блока распараллеливания 2, выход регистра 3; блок распараллеливания 2 состоит из двух инверторов 4 и 5, двадцати двух элементов 2-ИЛИ-НЕ 6,...,27 двадцати двух D-триггеров 28,...,49 и элемента 3-ИЛИ-НЕ 50, кроме того, вход первого инвертора 4 является первым входом блока распараллеливания 2, выход первого инвертора 4 соединен с первым входом первого элемента 2-ИЛИ-НЕ 6, выход которого соединен с информационным входом первого D-триггера 28, выход второго элемента 2-ИЛИ-НЕ 7 соединен с информационным входом второго D-триггера 29,... и т.д., выход двадцать второго элемента 2-ИЛИ-НЕ 27 соединен с информационным входом двадцать второго D-триггера 49; инверсный выход первого D-триггера 28 соединен с первым входом второго элемента 2-ИЛИ-НЕ 7, инверсный выход второго D-триггера 29 соединен с первым входом третьего элемента 2-ИЛИ-НЕ 8, и т.д., инверсный выход двадцать первого D-триггера 48
соединен с первым входом двадцать второго элемента 2-ИЛИ-НЕ 27; прямой выход первого D-триггера 28 соединен со вторым входом элемента 3-ИЛИ-НЕ 50; инверсный выход двадцать второго Д-триггера 49 соединен с первым входом элемента 3-ИЛИ-НЕ 50 и входом второго инвертора 5, выход которого соединен со вторыми входами всех элементов 2-ИЛИ-НЕ 6,...,27; входы синхронизации всех D-триггеров 28,...,49 и третий вход элемента 3-ИЛИ-НЕ 50 подключены ко второму входу блока распараллеливания 2; прямые выходы D-триггеров со второго по двадцать первый образуют двадцатиразрядную шину «Д», которая является первым выходом блока распараллеливания 2, вторым выходом блока 2 является выход элемента 3-ИЛИ-НЕ 50, разрядность параллельного регистра 3 увеличена с 20-ти до 32-х и в принципиальную схему блока распараллеливания 2 введены дополнительно 12 элементов 2-ИЛИ-НЕ 51,...,62, 12 D-триггеров 63,...,74 и 32-х разрядный мультиплексор 75 с адресной шиной «С» таким образом, что инверсный выход двадцать второго D-триггера 49 соединен с первым входом двадцать третьего элемента 2-ИЛИ-НЕ 51, инверсный выход двадцать третьего D-триггера 63 соединен с первым входом двадцать четвертого элемента 2-ИЛИ-НЕ 52, и т.д., инверсный выход тридцать третьего D-триггера 73 соединен с первым входом тридцать четвертого элемента 2-ИЛИ-НЕ 74, выход двадцать третьего элемента 2-ИЛИ-НЕ 51 соединен с информационным входом двадцать третьего D-триггера 63, и т.д., выход тридцать четвертого элемента 2-ИЛИ-НЕ 62 соединен с информационным входом тридцать четвертого D-триггера 74; вторые входы элементов 2-ИЛИ-НЕ 51,...62 соединены с выходом второго инвертора 5; входы синхронизации Д-триггеров 63,...74 подключены ко второму входу блока распараллеливания 2: инверсные выходы D-триггеров с третьего по тридцать четвертый 30,...,74 соединены соответственно с первым, вторым и т.д. до
тридцать второго информационными входами мультиплексора 75, выход которого соединен с первым входом элемента 3-ИЛИ-НЕ 50 и входом второго инвертора 5; прямые выходы D-триггеров с 63,...,73 дополняют выходную 20-ти разрядную шину «Д» блока распараллеливания 2 до 32-х разрядной, вход адресной шины «С» мультиплексора 75 является входом блока распараллеливания 2.
На фиг.1 представлена структурная схема устройства, взятого за прототип;
на фиг.2 представлена принципиальная схема блока распараллеливания устройства, взятого за прототип;
на фиг.3 представлена структурная схема предлагаемого устройства, преобразующего последовательный код Манчестер 2 в параллельный;
на фиг.4 представлена принципиальная схема блока распараллеливания, предлагаемого устройства.
На фигурах 1, 2, 3, 4 приняты следующие обозначения:
1 - декодер;
2 - блок распараллеливания, где «Д» - его выходная шина;
3 - параллельный регистр, где Е - выходная шина данного регистра;
4, 5 - инверторы;
6,...,27; 51,...,62 - элементы 2-ИЛИ-НЕ;
28,...,49; 63,...,74 - D-триггеры, где «с» - вход синхронизации, «d» - информационный вход;
50 - элемент 3-ИЛИ-НЕ;
75 - 32-х разрядный мультиплексор, где С - адресная шина.
На фиг.5 представлены диаграммы, поясняющие принцип работы предлагаемого устройства, где приняты следующие обозначения:
а - информация в коде «Манчестер 2», поступающая на вход декодера;
б - информация в последовательном коде, поступающая с выхода декодера на вход блока распараллеливания;
в - последовательность тактовых импульсов, поступающая с выхода декодера на вход блока распараллеливания;
г - сигнал на прямом выходе D-триггера 28;
д1,...д6 - сигналы на прямых выходах D-триггеров 29,...,34;
е - сигнал на прямом выходе D-триггера 35;
ж - сигнал на выходе мультиплексора 75;
з - сигнал, поступающий на вторые входы элементов 2-ИЛИ-НЕ 6,...,27; 51,...,62;
и - импульс записи информации выходной шины блока распараллеливания в параллельный регистр 3;
к - значение на выходной шине параллельного регистра 3.
Предлагаемое устройство, преобразующее код «Манчестер 2» в параллельный код, состоит из декодера 1, блока распараллеливания 2 и 32-х разрядного параллельного регистра 3, где первый выход декодера 1 соединен с первым входом блока распараллеливания 2, второй выход соединен со вторым входом блока распараллеливания 2, первый выход которого соединен с первым входом регистра 3, второй выход соединен со вторым входом регистра 3. Входами
устройства являются вход декодера 1, третий вход блока распараллеливания 2, выходами: первый выход декодера 1, второй выход блока распараллеливания 2, выход регистра 3.
В состав блока распараллеливания 2 (фиг.1) входят два инвертора 4 и 5, 34 элемента 2-ИЛИ-НЕ 6,...,27 и 51,...,62; 34 D-триггеры 28,...,49 и 63,...,74; 32-х разрядный мультиплексор 75 с адресной шиной «С»; элемент 3-ИЛИ-НЕ 50, где вход первого инвертора 4 является первым входом блока распараллеливания 2, а выход инвертора 4 соединен с первым входом элемента 2-ИЛИ-НЕ 6. Выходы элементов 2-ИЛИ-НЕ 6,...,27 и 51,...,62 соединены с информационными входами D-триггеров 28,...49 и 63,...,74 соответственно. Инверсные выходы D-триггеров 28,...49 и 63,...,73 соединены с первыми входами элементов 2-ИЛИ-НЕ 7,...,27 и 51,...,62 соответственно. Прямой выход D-триггера 28 соединен со вторым входом элемента 3-ИЛИ-НЕ 50. Инверсные выходы D-триггеров 30,...,49 и 63,...,73 соединены с информационными входами адресной шины «С» мультиплексора 75. Выход мультиплексора 75 соединен с первым входом элемента 3-ИЛИ-НЕ 50 и входом инвертора 5, а выход соединен со вторыми входами элементов 2-ИЛИ-НЕ 6,...,27 и 51,...,62. Вторым входом блока распараллеливания 2 являются все входы синхронизации D-триггеров 28,...,49 и 63,...,74 и третий вход элемента 3-ИЛИ-НЕ 50. Выходами блока распараллеливания 2 являются выход элемента ЗИЛИ-НЕ 50 и 32-х разрядная шина «Д», объединяющая прямые выходы D-триггеров 29,...,49 и 63,...,74. Адресная шина «С» (пятиразрядная шина) мультиплексора 75 является третьим входом блока распараллеливания 2.
Предлагаемое устройство работает следующим образом. Принцип работы устройства преобразующего код Манчестер 2 в параллельный поясняется диаграммами, представленными на фиг.5.
Работу блока распараллеливания 2 для простоты предлагается рассмотреть на примере ПССК, содержащей 6 бит полезной информации. В соответствии с заданной разрядностью принимаемой информации, на третьем входе блока распараллеливания 2 предварительно устанавливается число в двоичном виде, соответствующее заданной разрядности кода.
ПССК в последовательном фазоманипулированном коде «Манчестер 2» (фиг.5а), состоящая из одного стартового бита (лог.1), 6-ти бит полезной информации и двух стоповых бит (лог.0), поступает на декодер 1 (фиг.3), где происходит преобразование кода «Манчестер 2» в последовательный код (фиг.5б) и формирование последовательности импульсов тактовой частоты, соответствующей частоте кода «Манчестер 2» (фиг.5в). Каждый импульс расположен внутри битового интервала.
С декодера 1 (фиг.3) ПССК, в виде последовательного кода, и последовательность тактовых импульсов поступают на блок распараллеливания 2 (фиг.3). ПССК поступает на инвертор 4 (фиг.4), а последовательность тактовых импульсов на входы синхронизации D-триггеров 28,...,49 и 63,...,74 и третий вход элемента 3-ИЛИ-НЕ 50 (фиг.4). В начальный момент времени на вторых входах элементов 2-ИЛИ-НЕ 6,...,27 и 51,...,62 находятся логические нули и сигналы, поступающие на их первые, входы проходят без изменения, поэтому совокупность D-триггеров 28,...,49 и 63,...,74 и элементов 2-ИЛИ-НЕ 6,...,27 и 51,...,62 выполняет роль сдвигового регистра, в котором по тактовым импульсам происходит сдвиг информации. Динамика продвижения информации по D-триггерам 28,...,35 представлена на фигурах 5г, 5д1,...,5д6, 5е соответственно. По переднему фронту первого импульса стартовый бит записывается в D-триггер 28, по переднему фронту второго импульса стартовый бит записывается в D-триггер 29, в D-триггер 28 - также записывается первый бит
полезной информации и т.д. По переднему фронту восьмого тактового импульса стартовый бит записывается в D-триггер 35, шесть бит полезной инфомации будут записаны в D-триггеры 29 - 34, первый столовый бит - в D-триггер 28.
В соответствии с числом, выставленным на третьем входе блока распараллеливания 2, являющимся адресным входом мультиплексора 75 (шина «С»), через мультиплексор 75 проходит сигнал с инверсного выхода D-триггера 35 и поступает на первый вход элемента 3-ИЛИ-НЕ 50. В результате логического сложения сигналов с выхода мультиплексора 75, прямого выхода D-триггера 28 и поступающей на вход блока распараллеливания 2, последовательности тактовых импульсов, после инвертирования полученной суммы на выходе элемента 3-ИЛИ-НЕ 50 формируется импульс (фиг.5и), по переднему фронту сигналы с прямых выходов D-триггеров 29,...49 и 63...43, объединенные в выходную 32-х разрядную шину «Д» (второй выход блока распараллеливания 2) записываются в параллельный 32-х разрядный регистр 3 (фиг.3). На выходе 32-х разрядного регистра, 32-х разрядной шине «Е», полезной информацией будут заняты первые шесть разрядов. При дальнейшей обработке итоговой информации на выходе параллельного регистра 3 остальные разряды не рассматриваются. На фиг.5к изображена информация в параллельном виде на выходе регистра 3. Информация в регистре 3 хранится до тех пор, пока не закончится обработка следующей ПССК и сформируется новый импульс записи в регистр 3, по которому в регистр 3 записывается новая информация.
После записи информации в параллельный регистр 3, для обработки новой ПССК необходимо обнуление D-триггеров 28,...,49 и 63,...,74, для чего организована обратная связь - выход мультиплексора 75 через инвертор 5 соединен со вторыми входами элементов 2-ИЛИ-НЕ 6,...27 и 51,...,62. На фиг.5ж изображен сигнал
на выходе мультиплексора 75, а на фиг.5з - сигнал на выходе инвертора 5 и соответственно вторых входах элементов 2-ИЛИ-НЕ 6,...27 и 51,...,62.
Логическая единица на вторых входах элементов 2-ИЛИ-НЕ 6,...,27 и 51,...,62 независимо от значения на их первых входах формирует на выходах и соответственно на входах D-триггеров 29,...,49 и 63,...73 логический 0, который передним фронтом девятого тактового импульса (во время второго стопового бита) записывается в D-триггеры 29,...,49 и 63,...73. При этом происходит обнуление, и устройство готово принять следующую ПССК.
Следует отметить, что возможно использование более двух стоповых бит и это на работу предлагаемого устройства не влияет.
Работа предлагаемого устройства с ПССК, содержащей другое количество бит (от 2-х до 32-х), происходит аналогичным образом.
Таким образом, благодаря увеличению разрядности параллельного регистра 3 до 32-х, введению 12-ти дополнительных элементов 2-ИЛИ-НЕ 51,...,62, 12-ти D-триггеров 63,...,74 и мультиплексора 75 удалось создать устройство, способное преобразовать в параллельный код, последовательный код «Манчестер 2» разрядностью от 2-х до 32-х. Это позволяет избавиться от необходимости преобразования входной информации к определенной разрядности, нарушения целостности и достоверности информации, увеличения избыточности кода и уменьшения скорости передачи полезной информации.
Устройство, преобразующее последовательный код "Манчестер 2" в параллельный код, состоящее из декодера, блока распараллеливания и 20-разрядного параллельного регистра, где первый и второй выходы декодера соединены с первыми и вторым входами блока распараллеливания, первый и второй выходы которого соединены с первым и вторым входами регистра, входом устройства является вход декодера, выходами - первый выход декодера, второй выход блока распараллеливания и выход регистра, при этом блок распараллеливания состоит из двух инверторов, двадцати двух элементов 2-ИЛИ-НЕ, двадцати двух D-триггеров и элемента 3-ИЛИ-НЕ, вход первого инвертора является первым входом блока распараллеливания, выход первого инвертора соединен с первым входом первого элемента 2-ИЛИ-НЕ, выход которого соединен с информационным входом первого D-триггера, выход второго элемента 2-ИЛИ-НЕ соединен с информационным входом второго D-триггера и т. д., выход двадцать второго элемента 2-ИЛИ-НЕ соединен с информационным входом двадцать второго D-триггера, инверсный выход первого D-триггера соединен с первым входом второго элемента 2-ИЛИ-НЕ, инверсный выход второго D-триггера соединен с первым входом третьего элемента 2-ИЛИ-НЕ и т.д., инверсный выход двадцать первого D-триггера соединен с первым входом двадцать второго элемента 2-ИЛИ-НЕ, прямой выход первого D-триггера соединен со вторым входом элемента 3-ИЛИ-НЕ, инверсный выход двадцать второго D-триггера соединен с первым входом элемента 3-ИЛИ-НЕ и входом второго инвертора, выход которого соединен со вторыми входами всех элементов 2-ИЛИ-НЕ, входы синхронизации всех D-триггеров и третий вход элемента 3-ИЛИ-НЕ подключены ко второму входу блока распараллеливания, прямые выходы D-триггеров со второго по двадцать первый образуют двадцатиразрядную шину, которая является первым выходом блока распараллеливания, вторым выходом которого является выход элемента 3-ИЛИ-НЕ, отличающееся тем, что разрядность параллельного регистра увеличена с 20-ти до 32-х и в принципиальную схему блока распараллеливания введены дополнительно 12 элементов 2-ИЛИ-НЕ, 12 D-триггеров и 32-разрядный мультиплексор с адресной шиной таким образом, что инверсный выход двадцать второго D-триггера соединен с первым входом двадцать третьего элемента 2-ИЛИ-НЕ, инверсный выход двадцать третьего D-триггера соединен с первым входом двадцать четвертого элемента 2-ИЛИ-НЕ и т.д., инверсный выход тридцать третьего D-триггера соединен с первым входом тридцать четвертого элемента 2-ИЛИ-НЕ, выход двадцать третьего элемента 2-ИЛИ-НЕ соединен с информационным входом двадцать третьего D-триггера и т.д., выход тридцать четвертого элемента 2-ИЛИ-НЕ соединен с информационным входом тридцать четвертого D-триггера, второй вход каждого вновь введенного элемента 2-ИЛИ-НЕ соединен с выходом второго инвертора, вход синхронизации каждого вновь введенного D-триггера подключен ко второму входу блока распараллеливания, инверсные выходы D-триггеров с третьего по тридцать четвертый соединены соответственно с первым, вторым и т.д. до тридцать второго информационными входами мультиплексора, выход которого соединен с первым входом элемента 3-ИЛИ-НЕ и входом второго инвертора, за счет вновь введенных 12-ти D-триггеров и 12-ти элементов 2-ИЛИ-НЕ разрядность выходной шины блока распараллеливания увеличена с 20-ти до 32-х, кроме того, вход адресной шины мультиплексора является третьим входом блока распараллеливания.
