Вычислительная система с внутрикристальным дублированием и межканальным контролем

Авторы патента:

G06F15/163 - межпроцессорная коммуникация

Полезная модель относится к области вычислительной техники и может быть использована в многоканальных отказоустойчивых вычислительных системах на базе типовых конфигурируемых процессоров. Цель полезной модели - повышение надежности и контролепригодности системы за счет внутрикристального дублирования конфигурируемых процессоров и межканального контроля, определяющего работоспособность резервных каналов. Предлагаемое устройство содержит два конфигурируемых процессора, в кристаллах которых синтезированы по два внутренних канала обработки информации, вне кристаллов располагаются шесть схем сравнения, семь элементов И, элемент ИЛИ, коммутатор, конфигурационное ПЗУ, устройство загрузки конфигурации, два входа загрузки конфигурации, вход данных, выход данных системы. Техническим результатом является повышение надежности и контролепригодности системы за счет внутрикристального дублирования конфигурируемых процессоров и межканального контроля, определяющего работоспособность резервных каналов.

Наиболее близким аналогом предлагаемой полезной модели является отказоустойчивая вычислительная система на конфигурируемых процессорах с внекристальным дублированием и внутрикристальным мажоритированием (пат. РФ 133952). Недостатком известной системы является низкая надежность функционирования, обусловленная отказом всей системы при выходе из строя дешифратора, осуществляющего контроль информации на выходах сигналов об отказе конфигурируемых процессоров.

Цель полезной модели - повышение надежности и контролепригодности системы за счет внутрикристального дублирования конфигурируемых процессоров и межканального контроля, определяющего работоспособность резервных каналов.

Сущность полезной модели состоит в следующем.

Система функционирует в двухканальной конфигурации. В процессе функционирования данные обрабатываются внутренними каналами обработки информации, которые программно синтезированы в кристаллах конфигурируемых процессоров.

Данные из каналов обработки информации поступают на входы схем сравнения, которые осуществляют поразрядное сравнение результатов обработки данных между собой и в случае их несовпадения выставляют на своих инверсных выходах единичные сигналы. Кроме того, данные с выходов внутренних каналов обработки информации поступают на информационные входы коммутатора.

Сигналы с инверсных выходов схем сравнения с помощью группы элементов И и элемента ИЛИ преобразуются в управляющие сигналы, которые поступают на входы логических условий коммутатора и разрешают или блокируют прохождение данных с соответствующих выходов внутренних каналов обработки информации на выход данных системы.

Вычислительная система с внутрикристальным дублированием содержит (фиг. 1): два конфигурируемых процессора 1-2, в кристаллах которых синтезированы первый 3 - второй 4 внутренние каналы обработки информации (получены путем описания алгоритма обработки данных на одном из языков описания аппаратуры JHDL, AHDL, VHDL или Verilog), вне кристалла располагаются: первая 5 - шестая 10 схема сравнения, первый 11 - седьмой 17 элементы И, элемент ИЛИ 18, коммутатор 19, конфигурационное ПЗУ 20, устройство загрузки конфигурации 21, первый 1.1 - второй 2.1 входы загрузки конфигурации, вход данных 22, выход данных системы 23

Назначение отдельных элементов и блоков схемы.

Первый 1 - второй 2 конфигурируемые процессоры осуществляют обработку данных по алгоритмам реализованным во внутренних каналах обработки информации.

Первый 3 - второй 4 внутренние каналы обработки информации предназначены для обработки данных по соответствующему алгоритму.

Первая 5 - шестая 10 схемы сравнения осуществляют поразрядное сравнение результатов обработки данных внутренними каналами обработки информации 3, 4 первого 1 и второго 2 конфигурируемых процессоров между собой и формируют единичный сигнал на своих инверсных выходах в случае несовпадения данных.

Первый 11 - седьмой 17 элементы И формируют сигналы управления коммутатором 19 в зависимости от логических уровней на инверсных выходах первой 5 - шестой 10 схем сравнения.

Элемент ИЛИ 18 предназначен для инвертирования сигнала на выходе первого 11 элемента И.

Коммутатор 19 выполняет передачу результатов обработки данных с выходов первого 3, второго 4 внутренних каналов обработки информации первого 1 и второго 2 конфигурируемых процессоров на выход данных системы 23 в зависимости от управляющих сигналов на входах логических условий ЛУ1-ЛУ4.

Конфигурационное ПЗУ 20 служит для хранения файлов конфигурации, которые загружаются в кристаллы конфигурируемых процессоров и составляют внутренние каналы обработки информации.

Устройство загрузки конфигурации 21 осуществляет загрузку конфигурационного файла в кристаллы первого 1 - второго 2 конфигурируемых процессоров.

Первый 1.1 - второй 2.1 входы загрузки конфигурации предназначены для загрузки конфигурационного файла из конфигурационного ПЗУ 20 в кристаллы первого 1 - второго 2 конфигурируемых процессоров.

Вход данных 22 предназначен для подачи данных на первый 3, второй 4 внутренние каналы обработки информации первого 1 - второго 2 конфигурируемых процессора.

Выход данных системы 23 предназначен для передачи обработанной информации потребителям.

Вычислительная система с внутрикристальным дублированием и межканальным контролем функционирует следующим образом.

В исходном состоянии на входе логических условий ЛУ1 коммутатора 19 - единичный сигнал, а на входах ЛУ2-ЛУ4 нулевой, что разрешает прохождение обработанной информации из первого 3 внутреннего канала обработки информации первого 1 конфигурируемого процессора через вход А коммутатора 19 на выход данных системы 23. Цепи приведения в исходное состояние на фиг. 1 условно не показаны.

При включении питания файлы конфигурации, которые получены путем описания алгоритма обработки данных внутренними каналами обработки информации на одном из языков описания аппаратуры JHDL, AHDL, VHDL или Verilog поступают с выхода ПЗУ конфигурации 20 на вход устройства загрузки конфигурации 21, которое осуществляет их загрузку через первый 1.1 - второй 2.1 входы загрузки конфигурации в кристаллы первого 1 - второго 2 конфигурируемых процессоров соответственно. Загрузка конфигурационного файла осуществляется так, что в каждом кристалле первого 1 - второго 2 конфигурируемых процессоров размещаются по два одинаковых внутренних канала обработки информации 3-4.

Информация с входа данных 22 одновременно поступает во внутренние каналы обработки информации 3-4 первого 1 - второго 2 конфигурируемых процессоров. После обработки данных результаты синхронно появляются на выходах внутренних каналов обработки информации 3-4, а следовательно и на выходах первого 1 - второго 2 конфигурируемых процессоров. Цепи синхронизации на фиг. 1 условно не показаны.

Данные с выхода первого 3 внутреннего канала обработки информации первого конфигурируемого процессора 1 одновременно поступают на вход А коммутатора 19, первый вход первой 5 схемы сравнения, первый вход второй 6 схемы сравнения и первый вход третьей 7 схемы сравнения.

Данные с выхода второго 4 внутреннего канала обработки информации первого конфигурируемого процессора 1 одновременно поступают на вход В коммутатора 19, второй вход первой 5 схемы сравнения, первый вход четвертой 8 схемы сравнения и первый вход пятой 9 схемы сравнения.

Данные с выхода первого 3 внутреннего канала обработки информации второго конфигурируемого процессора 2 одновременно поступают на вход С коммутатора 19, второй вход второй 6 схемы сравнения, второй вход четвертой 8 схемы сравнения и первый вход шестой 10 схемы сравнения.

Данные с выхода второго 4 внутреннего канала обработки информации второго конфигурируемого процессора 2 одновременно поступают на вход Э коммутатора 19, второй вход третьей 7 схемы сравнения, второй вход пятой 9 схемы сравнения и второй вход шестой 10 схемы сравнения.

Подобное соединение позволяет осуществлять межканальный контроль и определять работоспособность каналов обработки информации.

Единичные сигналы на инверсных выходах первой 5 - шестой 10 схем сравнения установятся только в том случае, если информация, поступающая на их входы с соответствующих внутренних каналов обработки информации различна.

Сигналы с инверсных выходов первой 5 - шестой 10 схем сравнения поступают на входы первого 11 - четвертого 14 элементов И. Причем, соединения выполнены следующим образом: инверсный выход первой 5 схемы сравнения соединен с первым входом первого 11 элемента И и первым входом второго 12 элемента И; инверсный выход второй 6 схемы сравнения соединен со вторым входом первого 11 элемента И и первым входом третьего 13 элемента И; инверсный выход третьей 7 схемы сравнения соединен с третьим входом первого 11 элемента И и первым входом четвертого 14 элемента И; инверсный выход четвертой 8 схемы сравнения соединен со вторым входом второго 12 элемента И и вторым входом третьего 13 элемента И; инверсный выход пятой 9 схемы сравнения соединен с третьим входом второго 12 элемента И и вторым входом четвертого 14 элемента И; инверсный выход шестой 10 схемы сравнения соединен с третьим входом третьего 13 элемента И и третьим входом четвертого 14 элемента И. Подобное соединение позволяет выявить отказавший внутренний канал обработки информации и подготовить исходные данные для формирования управляющих сигналов на входы логических условий ЛУ1-ЛУ4 коммутатора 19.

В случае отказа первого 3 внутреннего канала обработки информации первого 1 конфигурируемого процессора на инверсных выходах первой 5 - третьей 7 схем сравнения появятся единичные сигналы, которые установят на выходе первого 11 элемента И единичное состояние.

При отказе второго 4 внутреннего канала обработки информации первого 1 конфигурируемого процессора на инверсных выходах первой 5, четвертой 8 и пятой 9 схем сравнения появятся единичные сигналы, которые установят на выходе второго 12 элемента И единичное состояние.

В случае выхода из строя первого 3 внутреннего канала обработки информации второго 2 конфигурируемого процессора на инверсных выходах второй 6, четвертой 8 и шестой 10 схем сравнения появятся единичные сигналы, которые установят на выходе третьего 13 элемента И единичное состояние.

При отказе второго 4 внутреннего канала обработки информации второго 2 конфигурируемого процессора на инверсных выходах третьей 7, пятой 9 и шестой 10 схем сравнения появятся единичные сигналы, которые установят на выходе четвертого 14 элемента И единичное состояние.

На основе сигналов, полученных с выходов первого 11 - четвертого 14 элементов И пятый 15 - седьмой 17 элементы И и элемент ИЛИ 18 формируют управляющие сигналы на входы логических условий ЛУ1-ЛУ4 коммутатора 19.

Формирование управляющих воздействий происходит следующим образом.

Сигнал с выхода первого 11 элемента И поступает на вход элемента ИЛИ 18 и через его инверсный выход проходит на вход ЛУ1 коммутатора 19, который при наличии единичного сигнала разрешит прохождение информации с выхода первого 3 внутреннего канала обработки информации первого 1 конфигурируемого процессора через вход А коммутатора 19 на выход данных системы 23.

Кроме того, сигнал с выхода первого 11 элемента И поступает на первый вход пятого элемента И 15, на первый вход шестого элемента И 16 и на первый вход седьмого элемента И 17. При этом на остальных входах логических условий ЛУ2-ЛУ4 коммутатора 19 установится нулевой сигнал.

Сигнал с выхода второго 12 элемента И поступает на инверсный вход пятого 15 элемента И, причем единичный сигнал на его выходе, а, следовательно, и на входе логических условий ЛУ2 разрешит прохождение данных с выхода второго 4 внутреннего канала обработки информации первого 1 конфигурируемого процессора через вход В коммутатора 19 на выход данных системы 23.

Кроме того, сигнал с выхода второго 12 элемента И поступает на второй вход шестого 16 элемента И и на второй вход седьмого 17 элемента И. При этом на остальных входах логических условий ЛУ1, ЛУ3, ЛУ4 коммутатора 19 установится нулевой сигнал.

Сигнал с выхода третьего 13 элемента И поступает на инверсный вход шестого 16 элемента И. При наличии единичного сигнала на выходе шестого 16 элемента И, а, следовательно, и на входе логических условий ЛУЗ коммутатора 19 данные с выхода первого 3 внутреннего канала обработки информации второго 2 конфигурируемого процессора поступят через вход С коммутатора 19 на выход данных системы 23.

Кроме того, сигнал с выхода третьего 13 элемента И поступает на третий вход седьмого 17 элемента И. При этом на остальных входах логических условий ЛУ1, ЛУ2, ЛУ4 коммутатора 19 установится нулевой сигнал.

Сигнал с выхода четвертого 14 элемента И подается на инверсный вход седьмого 17 элемента И. Установка на выходе седьмого 17 элемента И, а следовательно, и на входе ЛУ4 коммутатора 19 единичного сигнала разрешит прохождение данных с выхода второго 4 внутреннего канала обработки информации второго 2 конфигурируемого процессора через вход D коммутатора 19 на выход данных системы 23. При этом на остальных входах логических условий ЛУ1-ЛУ3 коммутатора 19 установится нулевой сигнал.

Рассмотрим работу системы в случае, когда на выходах первого 3 и второго 4 внутренних каналов обработки информации первого 1 и второго 2 конфигурируемых процессоров установились одинаковые результаты вычислений.

В этом случае на инверсных выходах первой 5 - шестой 10 схемы сравнения установятся нулевые сигналы, которые инициируют появление на выходах первого 11 - четвертого элементов И сигналов низкого уровня. При этом нулевой сигнал на выходе первого 11 элемента И закроет пятый 15 - шестой 17 элементы И и установит на их выходах нулевые сигналы, которые, поступив на входы логических условий ЛУ2-ЛУ4 коммутатора 19 запретят прохождение данных через входы B, C и D на выход данных системы 23. В тоже время нулевой сигнал с выхода первого 11 элемента И поступит на вход элемента ИЛИ 18 установит на выходе этого элемента единичный сигнал, а, следовательно и на входе логических условий ЛУ1 коммутатора 19, который разрешит прохождение данных с выхода первого 3 внутреннего канала обработки информации первого 1 конфигурируемого процессора через вход А коммутатора 19 на выход данных системы 23.

Рассмотрим случай, когда первый 3 внутренний канал обработки информации первого 1 конфигурируемого процессора отказал.

В этом случае на инверсных выходах первой 5 - третьей 7 схем сравнения установятся единичные сигналы, что приведет к установке единицы на выходе первого 11 элемента И и нулевого сигнала на выходах второго 12 - четвертого 14 элементов И. Единица на выходе первого 11 элемента И: во-первых, поступит на вход элемента ИЛИ 18, что способствует установке на его инверсном выходе и на входе ЛУ1 коммутатора 19 нулевого сигнала, который запретит прохождение данных из первого 3 внутреннего канала обработки информации первого 1 конфигурируемого процессора через вход А коммутатора 19 на выход данных системы 23; во-вторых, установит на первом входе пятого 15 элемента И единичный сигнал, который совместно с нулевым сигналом на его инверсном входе инициируют установку единицы на выходе пятого 15 элемента И, а, следовательно и на входе ЛУ2 коммутатора 19. Это разрешит прохождение данных с выхода второго 4 внутреннего канала обработки информации первого 1 конфигурируемого процессора через вход В коммутатора 19 на выход данных системы 23. Входы A, C и D коммутатора 19 будут заблокированы нулевыми сигналами на выходах элемента ИЛИ 18, шестого 16 и седьмого 17 элементов И, а, следовательно и на входах ЛУ1, ЛУ3 и ЛУ4 соответственно.

При отказе других внутренних каналов обработки информации система функционирует аналогично изложенному выше.

Полный отказ системы наступит в случае выхода из строя всех внутренних каналов обработки информации.

Таким образом, разработанное устройство повышает надежность и контролепригодность системы за счет внутрикристального дублирования конфигурируемых процессоров и межканального контроля, определяющего работоспособность резервных каналов.

Вычислительная система с внутрикристальным дублированием и межканальным контролем, отличающаяся тем, что содержит два конфигурируемых процессора, в кристаллах которых синтезированы по два внутренних канала обработки информации, вне кристалла расположены: шесть схем сравнения, семь элементов И, элемент ИЛИ, коммутатор, конфигурационное ПЗУ, устройство загрузки конфигурации, два входа загрузки конфигурации, вход данных, выход данных системы, причем вход данных соединен с входами первого - второго внутренних каналов обработки информации первого - второго конфигурируемых процессоров, выход первого внутреннего канала обработки информации первого конфигурируемого процессора соединен с входом А коммутатора, первым входом первой схемы сравнения, первым входом второй схемы сравнения, первым входом третьей схемы сравнения; выход второго внутреннего канала обработки информации первого конфигурируемого процессора соединен с входом В коммутатора, вторым входом первой схемы сравнения, первым входом четвертой схемы сравнения и первым входом пятой схемы сравнения; выход первого внутреннего канала обработки информации второго конфигурируемого процессора соединен с входом С коммутатора, вторым входом второй схемы сравнения, вторым входом четвертой схемы сравнения и первым входом шестой схемы сравнения; выход второго внутреннего канала обработки информации второго конфигурируемого процессора соединен с входом D коммутатора, вторым входом третьей схемы сравнения, вторым входом пятой схемы сравнения и вторым входом шестой схемы сравнения; инверсный выход первой схемы сравнения соединен с первым входом первого элемента И и первым входом второго элемента И, инверсный выход второй схемы сравнения соединен с вторым входом первого элемента И и первым входом третьего элемента И, инверсный выход третьей схемы сравнения соединен с третьим входом первого элемента И и первым входом четвёртого элемента И, инверсный выход четвёртой схемы сравнения соединён с вторым входом второго элемента И и вторым входом третьего элемента И, инверсный выход пятой схемы сравнения соединён с третьим входом второго элемента И и вторым входом четвёртого элемента И, инверсный выход шестой схемы сравнения соединён с третьим входом третьего элемента И и третьим входом четвёртого элемента И, выход первого элемента И соединён с входом элемента ИЛИ, первым входом пятого элемента И, первым входом шестого элемента И и первым входом седьмого элемента И, выход второго элемента И соединён с инверсным входом пятого элемента И, вторым входом шестого элемента И и вторым входом седьмого элемента И, выход третьего элемента И соединён с инверсным входом шестого элемента И и третьим входом седьмого элемента И, выход четвёртого элемента И соединён с инверсным входом седьмого элемента И, инверсный выход элемента ИЛИ соединён с входом логических условий ЛУ1 коммутатора, выход пятого элемента И соединён с входом логических условий ЛУ2 коммутатора, выход шестого элемента И соединён с входом логических условий ЛУЗ коммутатора, выход седьмого элемента И соединён с входом логических условий ЛУ4 коммутатора, выход коммутатора соединён с выходом данных системы, выход ПЗУ конфигурации соединён с входом устройства загрузки конфигурации, выход устройства загрузки конфигурации соединён с первым - вторым входами загрузки конфигурации первого - второго конфигурируемых процессоров соответственно.