Адаптивный компенсатор помех в прерывистых сигналах
Полезная модель относится к области телекоммуникаций и связи, а более конкретно - к приемным устройствам, предназначенным для адаптивного подавления помех в принимаемых сигналах. Техническим результатом является увеличение коэффициента подавления помех в адаптивном компенсаторе помех. Технический результат достигается тем, что в адаптивный компенсатор помех, имеющий первый и второй входы и один выход, и содержащий перестраиваемый фильтр, блок вычитания, вычислительное устройство, блок выделения пауз, буферную память, дополнительно введены таймер, коммутатор, дополнительная буферная память и блок задержки. 3 илл.
Полезная модель относится к области телекоммуникаций и связи, а более конкретно - к приемным устройствам, предназначенным для адаптивного подавления помех в принимаемых сигналах.
Известен адаптивный компенсатор помех, который состоит из адаптивного фильтра, имеющего два входа и один выход, и блока вычитания, имеющего два входа и один выход. Первый вход адаптивного фильтра подключен ко второму входу устройства, второй вход адаптивного фильтра подключен к выходу блока вычитания, выход которого является выходом известного устройства. Первый вход блока вычитания подключен к первому входу устройства, а второй вход - к выходу адаптивного фильтра.
На первый вход компенсатора поступает подлежащий обработке принимаемый входной сигнал - аддитивная смесь 
вх1+sвх1 полезного сигнала вх1 и помехи sвх1. Эти сигналы поступают от двух источников - источника полезного сигнала и и источника помехи sи.
На второй вход адаптивного компенсатора поступает эталонный сигнал - аддитивная смесь вх2+sвх2 полезного сигнала вх2 и помехи sвх2. Эти сигналы поступают от тех же подключенных к первому входу двух источников - источника полезного сигнала и и источника помехи sи. Необходимо, чтобы в эталонном сигнале присутствовала в основном помеха s вх2, т.е. Gн(вх2)<<Gн(sвх2).
Полезные сигналы вх1 и вх2 поступают на первый и второй входы компенсатора от общего источника полезного сигнала и, и поэтому коррелированны. Помехи sвх1 и sвх2 поступают на первый и второй входы компенсатора от общего источника помехи sи, также коррелированны. Для обеспечения работоспособности известного адаптивного компенсатора помех необходимо, чтобы полезный сигнала и и помеха sи были некоррелированными [Б. Уидроу, С. Стирнз. Адаптивная обработка сигналов. - М.: Радио и связь, 1989. - 440 с. - см. стр. 284, рис. 12.4].
Недостатком известного устройства является малый коэффициент µ подавления помехи из-за частичного попадания полезного сигнала на второй вход компенсатора.
В этом случае в адаптивном компенсаторе помех из суммы полезного сигнала и помехи вх1+sвх1 на первом входе вычитается не только помеха на втором входе, но и присутствующий там полезный сигнал. Таким образом, на первом входе подавляется не только помеха, но и частично полезный сигнал, что уменьшает отношение 
средних нормированных мощностей полезного сигнала и помехи на выходе компенсатора помех, и соответственно уменьшает коэффициент µ подавления помехи.
Коэффициент µ и подавления помехи на первом входе известного адаптивного компенсатора определяется следующим образом:
Положим 
и 
тогда 
вых в соответствии с теоретическими положениями, описывающими работу устройства, равно
Откуда коэффициент 
Например, если 
Другими словами, коэффициент подавления помехи в известном устройстве равен 
. Величина µи будет тем больше, чем меньше мощность полезного сигнала на втором входе, т.е. чем лучше выполняется условие Gн(вх2)<<Gн(sвх2). В эталонном сигнале на втором входе адаптивного компенсатора добиться полного отсутствия полезного сигнала вх2 практически невозможно, что и ограничивает величину коэффициента µи в известном адаптивном компенсаторе помех.
Известен адаптивный компенсатор помех, имеющий первый и второй входы и один выход, и содержащий перестраиваемый фильтр, сигнальный вход которого подключен ко второму входу адаптивного компенсатора помех, блок вычитания, первый вход которого подключен к первому входу адаптивного компенсатора помех, второй вход блока вычитания подключен к выходу перестраиваемого фильтра, а выход блока вычитания подключен к выходу адаптивного компенсатора помех, вычислительное устройство, вход которого подключен к выходу блока вычитания, блок выделения пауз и буферная память, причем блок выделения пауз содержит квадратор, интегратор и пороговый элемент, и вход квадратора является входом блока выделения пауз и подключен к первому входу адаптивного компенсатора помех, а выход квадратора подключен к входу интегратора, выход которого подключен к входу порогового элемента, выход которого является выходом блока выделения пауз и подключен к управляющему входу буферной памяти, каждый информационный вход группы информационных входов которой подключен к соответствующему управляющему выходу группы управляющих выходов вычислительного устройства, а каждый информационный выход группы информационных выходов буферной памяти подключен к соответствующему управляющему входу группы управляющих входов перестраиваемого фильтра [Патент на полезную модель 
100865, опубликованный 27.12.2010, авторы Засов В.А., Тарабардин М.А., Никоноров Е.Н.].
На первый вход компенсатора поступает подлежащий обработке принимаемый входной сигнал - аддитивная смесь вх1+sвх1 полезного сигнала вх1 и помехи sвх1. Эти сигналы поступают от двух источников - источника полезного сигнала и и источника помехи sи.
На второй вход адаптивного компенсатора поступает эталонный сигнал - аддитивная смесь вх2+sвх2 полезного сигнала вх2 и помехи sвх2. Эти сигналы поступают от тех же подключенных к основному входу двух источников - источника полезного сигнала и и источника помехи sи.
Полезные сигналы вх1 и вх2 поступают на первый и второй входы компенсатора от общего источника полезного сигнала и, и поэтому коррелированны. Помехи sвх1 и sвх2 поступают на первый 1 и второй 2 входы компенсатора от общего источника помехи sи, также коррелированны. Для обеспечения работоспособности известного адаптивного компенсатора помех необходимо, чтобы полезный сигнал и и помеха sи были некоррелированными.
На выход адаптивного компенсатора помех поступает обработанный адаптивным компенсатором сигнал, в котором в отличие от сигнала принимаемый первым входом устройства, значительная часть помех компенсирована, т.е. подавлена.
Известный адаптивный компенсатор помех работает следующим образом.
На первый вход устройства поступает аддитивная смесь полезного сигнала вх1 с помехой sвх1, а на второй вход устройства поступает эталонный сигнал - аддитивная смесь помехи sвх2 с некоторой частью полезного сигнала вх2. Сигнал с первого входа устройства поступает на первый вход блока вычитания и на вход блока выделения пауз. Сигнал со второго входа устройства поступает на сигнальный вход перестраиваемого фильтра, на группу управляющих входов которого передаются через группу информационных выходов буферной памяти записанные в памяти весовые коэффициенты.
Сигнал с выхода перестраиваемого фильтра поступает на второй вход блока вычитания, выходной сигнал которого поступает на выход устройства и на вход вычислительного устройства, которое вычисляет весовые коэффициенты перестраиваемого фильтра по методу наименьших квадратов и записывает коэффициенты в буферную память. Запись весовых коэффициентов в память производится через группу информационных входов буферной памяти, подключенных к группе управляющих выходов вычислительного устройства.
Блок выделения пауз в сигнале определяет наличие либо отсутствие полезного сигнала вх1 на первом входе устройства и, соответственно, наличие либо отсутствие полезного сигнала вх2 на втором входе (т.к. сигналы вх1 и вх2 коррелированные).
Выделение блоком пауз сигнала производится путем вычисления величины мощности сигнала вх1+sвх1 и сравнения этой величины с порогом.
Пороговый элемент сравнивает величину средней мощности сигнала на выходе интегратора с величиной порога, определяемой средней мощностью помехи sвх1 на первом входе адаптивного компенсатора. Выходной сигнал порогового элемента имеет два состояния: есть пауза, если средняя мощность сигнала вх1+sвх1 меньше или равна порогу, и нет паузы, если средняя мощность сигнала вх1+sвх1 больше порога.
При наличии паузы в буферную память из вычислительного устройства разрешается запись весовых коэффициентов, которые далее передаются на управляющие входы перестраиваемого фильтра. При отсутствии паузы в буферную память запрещается запись весовых коэффициентов из вычислительного устройства, и на информационные выходы буферной памяти выдаются весовые коэффициенты, вычисленные вычислительным устройством в конце предшествующей паузы и запомненные буферной памятью.
Таким образом, адаптивная компенсация помех производится только в паузах, т.е. при отсутствии полезного сигнала вх1 (соответственно вх2) или когда его мощность Gн(вх1) ниже установленного блоком выделения пауз порога.
При отсутствии паузы в полезном сигнале вх1 (т.е. наличии полезного сигнала вх1) буферная память запрещает передачу вычисляемых вычислительным устройством весовых коэффициентов на перестраиваемый фильтр, т.е. адаптацию. Другими словами, вне паузы компенсация помехи sвх1 на первом входе производится с весовыми коэффициентами, вычисленными вычислительным устройством в конце предшествующей паузы и запомненными буферной памятью. Из-за запрета адаптации при наличии полезного сигнала на первом, и следовательно, на втором входах (вследствие их коррелированности), на первом входе подавляется только помеха sвх1, а полезный сигнал вх1 не подавляется, что увеличивает отношение средних нормированных мощностей полезного сигнала и помехи на выходе компенсатора помех, и соответственно увеличивает коэффициент µ подавления помехи.
Коэффициент µ п подавления помехи на первом входе адаптивного компенсатора помех определяется следующим образом:
Положим 
и 
, тогда вых в соответствии с теоретическими положениями, описывающими работу устройства, равно
Откуда коэффициент µп равен
Недостатком известного устройства является малый коэффициент µ подавления помехи из-за частичного попадания полезного сигнала на второй вход компенсатора.
Частичное попадание полезного сигнала на второй вход компенсатора происходит вследствие временного смещения интервала адаптации (временного интервала между сигналами начала и прекращения адаптации) относительно паузы.
В идеальном случае интервал адаптации должен находиться внутри паузы сигнала. В действительности, интервал адаптации смещен во времени, не находится внутри паузы и захватывает начало сигнала при переходе «пауза-сигнал». Из-за этого на второй вход компенсатора проникает часть сигнала, что ведет к погрешности расчета весовых коэффициентов, соответственно к погрешности адаптации и, следовательно, уменьшению коэффициента подавления. Смещение интервала адаптации является неизбежным вследствие определения паузы по мощности сигнала на основе операции интегрирования, что, естественно, увеличивает время переходного процесса «пауза-сигнал».
Эффект уменьшения коэффициента µ подавления помехи в известном адаптивном компенсаторе помех еще более усиливается при малых паузах, когда интервал адаптации недостаточен для правильного расчета весовых коэффициентов для адаптивного фильтра.
Данное техническое решение выбрано в качестве прототипа.
Техническим результатом является увеличение коэффициента подавления помех в адаптивном компенсаторе помех.
Технический результат достигается тем, что в адаптивный компенсатор помех, имеющий первый и второй входы и один выход, и содержащий перестраиваемый фильтр, сигнальный вход которого подключен ко второму входу адаптивного компенсатора помех, блок вычитания, первый вход которого подключен к первому входу адаптивного компенсатора помех, второй вход блока вычитания подключен к выходу перестраиваемого фильтра, а выход блока вычитания подключен к выходу адаптивного компенсатора помех, вычислительное устройство, вход которого подключен к выходу блока вычитания, блок выделения пауз, вход которого подключен к первому входу. адаптивного компенсатора помех и буферную память, каждый информационный выход группы информационных выходов которой подключен к соответствующему управляющему входу группы управляющих входов перестраиваемого фильтра, согласно полезной модели дополнительно введены таймер, коммутатор, дополнительная буферная память и блок задержки, причем таймер содержит управляемый генератор, выход которого подключен к счетному входу счетчика, выход которого подключен к первому входу логического элемента «И», второй вход которого соединен с управляющим входом счетчика и с управляющим входом генератора и является первым входом таймера, подключенным к выходу блока выделения паузы, установочный вход счетчика является установочным входом таймера, а выход логического элемента «И» является выходом таймера, который подключен к управляющему входу коммутатора и через блок задержки к управляющему входу буферной памяти, каждый информационный выход группы информационных выходов коммутатора подключен к соответствующему информационному входу группы информационных входов буферной памяти, каждый информационный вход первой группы информационных входов коммутатора подключен к соответствующему информационному выходу группы информационных выходов дополнительной буферной памяти, а каждый информационный выход группы информационных выходов вычислительного устройства подключен к соответствующему информационному входу второй группы информационных входов коммутатора и к соответствующему информационному входу группы информационных входов дополнительной буферной памяти.
Введение таймера позволяет формировать из сигналов пауз, поступающих на его первый вход, сигналов пауз на выходе, при условии превышения длительности входных пауз времени, заданном на установочном входе.
Введение дополнительной буферной памяти позволяет записывать последовательности значений весовых коэффициентов, вычисленных вычислительным устройством, с целью обеспечения возможности последующего выбора весовых коэффициентов, рассчитанных до начала переходного процесса «пауза-сигнал».
Введение коммутатора позволяет, в зависимости от значения сигнала на управляющем входе (наличие/отсутствие паузы), осуществлять передачу весовых коэффициентов в буферную память с выходов вычислительного устройства (наличие паузы) или в буферную память с выходов дополнительной буферной памяти (отсутствие паузы).
Введение блока задержки позволяет формировать управляющий сигнал буферной памятью с задержкой относительно управляющего сигнала коммутатором на время переписи сигнала с информационных входов коммутатора в буферную память.
Таким образом, предлагаемый адаптивный компенсатор помех в прерывистых сигналах имеет больший коэффициент µ подавления
помехи, так как использует весовые коэффициенты адаптивного фильтра, рассчитанные только внутри пауз, длительность которых превышает заданную минимальную длительность.
На фиг. 1 приведена структурная схема предлагаемого адаптивного компенсатора помех в прерывистых сигналах.
На фиг. 2 приведена структурная схема таймера.
На фиг. 3 приведены результаты компьютерного моделирования средствами Matlab фильтрации в предлагаемом компенсаторе помех в прерывистых сигналах, где последовательно сверху вниз представлены:
а) осциллограмма исходного сигнала;
б) осциллограмма зашумленного сигнала;
в), г) результат адаптивной компенсации в компенсаторе-прототипе (интервал адаптации смещен внутри паузы и захватывает начало сигнала);
д), е) результат адаптивной компенсации в предлагаемом адаптивном компенсаторе в прерывистых сигналах (интервал адаптации внутри паузы).
Адаптивный компенсатор помех в прерывистых сигналах состоит из первого входа 1, второго входа 2, выхода 3, перестраиваемого фильтра 4, вычислительного устройства 5, блока вычитания 6, блока выделения пауз 7, буферной памяти 8, таймера 9 с установочным входом 10, коммутатора 11, дополнительной буферной памяти 12 и блока задержки 13, причем таймер 9 состоит из управляемого генератора 14, счетчика 15 и логического элемента «И» 16.
На первый вход 1 компенсатора поступает подлежащий обработке принимаемый входной сигнал - аддитивная смесь вх1+sвх1 полезного сигнала вх1 и помехи sвх1. Эти сигналы поступают от двух источников - источника полезного сигнала и и источника помехи sи.
На второй вход 2 адаптивного компенсатора поступает эталонный сигнал - аддитивная смесь вх2+sвх2 полезного сигнала вх2 и помехи sвх2.
Эти сигналы поступают от тех же подключенных к основному входу двух источников - источника полезного сигнала и и источника помехи sи.
Полезные сигналы вх1 и вх2 поступают на первый 1 и второй 2 входы компенсатора от общего источника полезного сигнала и, и поэтому коррелированны. Помехи sвх1 и sвх2 поступают на первый 1 и второй 2 входы компенсатора от общего источника помехи sи, также коррелированны. Для обеспечения работоспособности известного адаптивного компенсатора помех необходимо, чтобы полезный сигнала и и помеха sи были некоррелированными.
На выход 3 адаптивного компенсатора помех поступает обработанный адаптивным компенсатором сигнал, в котором в отличие от сигнала принимаемый первым входом 1 устройства, помехи компенсированы, т.е. подавлены.
Перестраиваемый фильтр 4 имеет сигнальный вход, подключенный ко второму входу 2 адаптивного компенсатора помех, группу управляющих входов для задания весовых коэффициентов и один выход, подключенный ко второму входу блока вычитания. Количество управляющих входов перестраиваемого фильтра 4 равно числу весовых коэффициентов фильтра.
Перестраиваемый фильтр 4 реализуется на основе блоков задержки, блоков умножения и сумматора, как показано, например, на рис. 11.24 на стр. 264 книги «Б. Уидроу, С. Стирнз. Адаптивная обработка сигналов. - М.: Радио и связь, 1989. - 440 с.».
Вычислительное устройство 5 имеет один вход, подключенный к выходу блока вычитания 6 и выходу 3 адаптивного компенсатора помех, и группу информационных выходов, на которые поступают вычисленные блоком 5 значения весовых коэффициентов. Количество информационных выходов вычислительного устройства 5 равно числу весовых коэффициентов перестраиваемого фильтра 4. Вычислительное устройство вычисляет весовые коэффициенты перестраиваемого фильтра таким образом, чтобы минимизировать по алгоритму наименьших квадратов сигнал на выходе блока вычитания.
Вычислительное устройство 5 может быть реализовано на основе блоков задержки, блоков умножения и интеграторов, как показано, например, на рис. 11.24 на стр. 264 книги «Б. Уидроу, С. Стирнз. Адаптивная обработка сигналов. - М.: Радио и связь, 1989. - 440 с.».
Блок вычитания 6 имеет два входа, первый из которых подключен к первому входу 1 адаптивного компенсатора помех, а второй вход подключен к выходу перестраиваемого фильтра 4 и один выход, подключенный к выходу 3 адаптивного компенсатора помех. Блок 6 вычитания реализуется на основе типового сумматора и инвертора.
Блок выделения пауз 7 имеет один вход, подключенный к первому входу 1 адаптивного компенсатора помех, и один выход, подключенный к первому входу таймера 9.
Блок выделения пауз в сигнале определяет наличие либо отсутствие полезного сигнала вх1 на первом входе устройства и, соответственно, наличие либо отсутствие полезного сигнала вх2 на втором входе (т.к. сигналы вх1 и вх2 коррелированные).
Выделение блоком пауз сигнала производится путем вычисления величины мощности сигнала вх1+sвх1 и сравнения этой величины с порогом.
Пороговый элемент сравнивает величину средней мощности сигнала на выходе интегратора с величиной порога, определяемой средней мощностью помехи sвх1 на первом входе адаптивного компенсатора. Выходной сигнал порогового элемента имеет два состояния: есть пауза, если средняя мощность сигнала вх1+sвх1 меньше или равна порогу, и нет паузы, если средняя мощность сигнала вх1+sвх1 больше порога.
Буферная память 8 имеет управляющий вход, группу информационных входов и группу информационных выходов. Управляющий вход буферной памяти 8 подключен к выходу таймера 9 через блок задержки 13, каждый информационный вход группы информационных входов буферной памяти 8 подключен к соответствующему информационному выходу группы информационных выходов коммутатора 11, а каждый информационный выход группы информационных выходов буферной памяти 8 подключен к соответствующему управляющему входу группы управляющих входов перестраиваемого фильтра 4. Буферная память 8 состоит из группы регистров, количество которых равно числу весовых коэффициентов перестраиваемого фильтра 4. Группа входов этих регистров образует группу информационных входов буферной памяти 8, группа выходов регистров образует группу информационных выходов буферной памяти 8, входы управления записью в регистры объединены и подключены к управляющему входу буферной памяти 8.
Таймер 9 имеет первый вход подключенный к выходу блока выделения пауз 7, установочный вход 10 и выход, который подключен к управляющему входу коммутатора 11 и через блок задержки 13 к управляющему входу буферной памяти 8. Таймер приведен на фигуре 3 и содержит управляемый генератор 14, счетчик 15 и логический элемент «И» 16. Второй вход логического элемента «И» 16, управляющий вход счетчика 15 и управляющий вход генератора 14 соединены и подключены к первому входу таймера. На установочный вход 10 таймера 9 подается цифровой код, соответствующий минимальному значению паузы. Выход логического элемента «И» 16 является выходом таймера. Управляемый генератор 14 работает в двух режимах: генерирует сигналы при наличии сигнала паузы на управляющем входе и прекращает генерацию при сигнале отсутствия паузы.
Сигналы с выхода генератора 14 поступают на счетный вход счетчика 15, на установочный вход 10 которого поступает цифровой код задающий минимальную длительность паузы. Работа счетчика 15 разрешается или запрещается сигналом на его управляющем входе. Счетчик 15 работает в режиме вычитания и при числе импульсов с генератора 14, равному цифровому коду на установочном входе 10, обнуляется и сигнал на его выходе равен логической единице.
Поэтому, при наличии паузы (логическая единица на первом входе таймера) на выходе логического элемента «И» 16 формируется единичный сигнал, указывающий на наличие паузы длительность которой превышает заданную. Этот сигнал разрешает процесс настройки перестраиваемого фильтра 4. Если сигнал паузы на первом входе таймера 9 завершится ранее обнуления счетчика, то на выходе логического элемента «И» 16 будет логический нуль, этот сигнал запрещает процесс настройки перестраиваемого фильтра.
Минимальное значение длительности паузы tмин.пауза на установочном входе 10 таймера 9 задается исходя из априорной информации о параметрах сигналов обрабатываемых адаптивным компенсатором помех. Например, амплитудно-манипулированные сигналы, передаваемые по рельсам в системе железнодорожной автоматики и сигнализации, имеют минимальную паузу 120 мс.
Коммутатор 11 имеет управляющий вход, две группы информационных входов и группу информационных выходов. Управляющий вход коммутатора подключен к выходу таймера 9, каждый информационный выход группы информационных выходов подключен к соответствующему информационному входу группы информационных входов буферной памяти 8, каждый информационный вход первой группы информационных входов подключен к соответствующему информационному выходу группы информационных выходов дополнительной буферной памяти 12, а каждый информационный вход второй группы информационных входов подключен к соответствующему информационному выходу группы информационных выходов вычислительного устройства 5.
Коммутатор 11 представляет собой переключатель, позволяющий переключать свои первую и вторую группы информационных входов на свой информационный выход в зависимости от значения сигнала на управляющем входе. При сигнале о наличии паузы подключается вторая группа информационных входов коммутатора 11, соответствующая группе информационных выходов вычислительного устройства 5. При сигнале отсутствия паузы подключается первая группа информационных входов коммутатора 11, соответствующая группе информационных выходов дополнительной буферной памяти 12.
Дополнительная буферная память 12 состоит из n групп регистров. В каждом из регистров записано значение весового коэффициента перестраиваемого фильтра 4. Соответственно группа регистров хранит набор весовых коэффициентов перестраиваемого фильтра 4 для определенного момента времени. Набор из n групп регистров хранит наборы весовых коэффициентов для временного окна образованного n дискретными временными отсчетами.
Каждая из групп регистров связана с соседней цепями переноса. Дополнительная буферная память имеет группу информационных входов и группу информационных выходов. Группу ее информационных входов образует группа входов первой группы регистров, а группу информационных выходов группа выходов последней ее группы регистров. Число n групп регистров определяется исходя из априорной информации о параметрах сигналов обрабатываемых адаптивным компенсатором помех. Конкретно это число определяется частотой дискретизации, величиной минимальной паузы и соотношением сигнал-шум.
При каждой записи весовых коэффициентов в дополнительную буферную память 12 происходит последовательная перепись весовых коэффициентов из ее первой группы регистров во вторую ее группу регистров, из второй в третью и так далее, то есть происходит последовательный сдвиг. Таким образом, в последней группе регистров будут записаны весовые коэффициенты, задержанные относительно весовых коэффициентов в первой группе регистров на n дискретных моментов времени.
Блок задержки 13 формирует управляющий сигнал буферной памятью 8, который задержан относительно управляющего сигнала коммутатором 11 на время переписи сигнала с информационных входов коммутатора 11 в буферную память 8.
Предлагаемый адаптивный компенсатор помех в прерывистых сигналах работает следующим образом.
На первый вход 1 устройства поступает аддитивная смесь полезного сигнала вх1 с помехой sвх1, а на второй вход 2 устройства поступает эталонный сигнал - аддитивная смесь помехи sвх2 с некоторой частью полезного сигнала вх2. Сигнал с первого входа 1 устройства поступает на первый вход блока 6 вычитания и на вход блока 7 выделения пауз. Сигнал со второго входа 2 устройства поступает на сигнальный вход перестраиваемого фильтра 4, на группу управляющих входов которого передаются через группу информационных выходов буферной памяти 8 записанные в ней весовые коэффициенты.
Сигнал с выхода перестраиваемого фильтра 4 поступает на второй вход блока вычитания, выходной сигнал которого поступает на выход 3 устройства и на вход вычислительного устройства 5, которое вычисляет весовые коэффициенты перестраиваемого фильтра 4 таким образом, чтобы минимизировать по алгоритму наименьших квадратов сигнал на выходе блока 6 вычитания.
С информационных выходов вычислительного устройства 5 весовые коэффициенты поступают на вторую группу информационных входов коммутатора 11 и записываются в первую группу регистров дополнительной буферной памяти 12. При каждом последующем поступлении весовых коэффициентов на информационную группу входов дополнительной буферной памяти 12 происходит последовательная перепись весовых коэффициентов из первой группы регистров дополнительной буферной памяти 12 во вторую ее группу регистров, из второй в третью и так далее, то есть происходит последовательный сдвиг.
С информационных выходов дополнительной буферной памяти 12 весовые коэффициенты, записанные в последней группе регистров поступают на первую группу информационных входов коммутатора 11.
Блок выделения пауз 7 в сигнале определяет наличие либо отсутствие полезного сигнала вх1 на первом входе 1 устройства и, соответственно, наличие либо отсутствие полезного сигнала вх2 на втором входе 2. Выходной сигнал имеет два состояния: есть пауза, если средняя мощность сигнала вх1+sвх1 меньше или равна порогу, и нет паузы, если средняя мощность сигнала вх1+sвх1 больше порога.
По сигналу с выхода таймера 9 о начале паузы в буферную память 8 из вычислительного устройства 5 через коммутатор 11 разрешается запись весовых коэффициентов, которые далее передаются на управляющие входы перестраиваемого фильтра 4.
При поступлении с выхода таймера 9 сигнала об отсутствии паузы, в буферную память 8 через коммутатор 11 производится запись весовых коэффициентов из последней группы регистров дополнительной буферной памяти 12, то есть весовых коэффициентов, рассчитанных внутри паузы.
Далее, задержанным блоком задержки 13 сигналом с выхода таймера 9 запрещается запись весовых коэффициентов в буферную память 8, как из вычислительного устройства 5, так и из дополнительной буферной памяти 12 и происходит адаптивная фильтрация с рассчитанными внутри паузы весовыми коэффициентами.
Таким образом, из дополнительной буферной памяти выбираются весовые коэффициенты, предшествующие началу переходного процесса «пауза-сигнал», поэтому при настройке перестраиваемого фильтра 4 используются весовые коэффициенты соответствующие интервалу адаптации, находящемуся внутри паузы. Поэтому на второй вход компенсатора сигнал не проникает, что обеспечивает правильную настройку перестраиваемого фильтра 4 и увеличивает коэффициент µ подавления помехи.
Предлагаемый адаптивный компенсатор помех в прерывистых сигналах позволяет увеличить коэффициент подавления помех на 15-20%, увеличить точность измерения сигналов, их помехоустойчивость, надежность и достоверность принятия решений в системах обработки информации.
Адаптивный компенсатор помех, имеющий первый и второй входы и один выход и содержащий перестраиваемый фильтр, сигнальный вход которого подключен ко второму входу адаптивного компенсатора помех, блок вычитания, первый вход которого подключен к первому входу адаптивного компенсатора помех, второй вход блока вычитания подключен к выходу перестраиваемого фильтра, а выход блока вычитания подключен к выходу адаптивного компенсатора помех, вычислительное устройство, вход которого подключен к выходу блока вычитания, блок выделения пауз, вход которого подключен к первому входу адаптивного компенсатора помех, и буферную память, каждый информационный выход группы информационных выходов которой подключен к соответствующему управляющему входу группы управляющих входов перестраиваемого фильтра, отличающийся тем, что в него дополнительно введены таймер, коммутатор, дополнительная буферная память и блок задержки, причем таймер содержит управляемый генератор, выход которого подключен к счетному входу счетчика, выход которого подключен к первому входу логического элемента "И", второй вход которого соединен с управляющим входом счетчика и с управляющим входом генератора и является первым входом таймера, подключенным к выходу блока выделения паузы, установочный вход счетчика является установочным входом таймера, а выход логического элемента "И" является выходом таймера, который подключен к управляющему входу коммутатора и через блок задержки к управляющему входу буферной памяти, каждый информационный выход группы информационных выходов коммутатора подключен к соответствующему информационному входу группы информационных входов буферной памяти, каждый информационный вход первой группы информационных входов коммутатора подключен к соответствующему информационному выходу группы информационных выходов дополнительной буферной памяти, а каждый информационный выход группы информационных выходов вычислительного устройства подключен к соответствующему информационному входу второй группы информационных входов коммутатора и к соответствующему информационному входу группы информационных входов дополнительной буферной памяти.
