Полезная модель устройства хранения и передачи данных с исправлением ошибок в двух байтах информации

Устройство хранения и передачи данных с исправлением ошибок в двух байтах информации относится к области телемеханики, автоматики и вычислительной техники и предназначено для повышения отказоустойчивости устройств хранения и передачи информации. Позволяет заменить циклическую процедуру кодирования и декодирования информации на линейную и тем самым, сократить временные затраты на кодирование информации. Это достигается рациональным кодированием исходной двоичной информации и введением входного блока кодирования, выходного блока кодирования, блока вычисления синдрома ошибки, дешифратора, блока хранения векторов ошибок и корректора. Илл.1.

Полезная модель относится к вычислительной технике и может быть использовано для повышения достоверности функционирования запоминающих устройств.

Известно самокорректирующееся устройство [1], использующие корректирующий код (наиболее часто используется код Хемминга корректирующий одиночную ошибку и обнаруживающий двойную ошибку).

Недостатком устройства является низкая обнаруживающая способность кода, так как обнаруживаются только двойные ошибки.

Наиболее близким по техническому решению является устройство хранения и передачи данных с исправлением ошибок в байте информации и обнаружением ошибок в байтах информации [2], содержащие узел памяти, входной блок кодирования, выходной блок кодирования, блок вычисления синдрома ошибки, дешифратор, коммутатор, блок коммутаторов, корректор, блок корректоров, первый блок элементов ИЛИ, второй блок элементов ИЛИ, инвертор, элемент И, блок элементов И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, двадцати четырех разрядные информационные входы, вход синхронизации, информационные выходы, выход сигнала «ошибка», вход установки в нулевое состояние, вход записи, вход считывания, адресные входы, подключены соответственно к первому, второму, третьему и четвертому входам узла памяти, вход синхронизации подключен к пятому входу узла памяти и к первому входу блока элементов И, информационные входы подключены к шестым входам узла памяти и к входам входного блока кодирования который формирует значения контрольных разрядов r ₁, r₂, r₃, r₄, r₅ , r₆, r₇, r₈ путем сложения по модулю 2 информационных символов x₁ x₂ x₃, z₁ z₂ z₃, a ₁ a₂ a₃, c₁ c₂ c₃, e₁ e₂ e₃, f ₁ f₂ f₃, g₁ g₂ g₃, h₁ h₂ h₃., поступающих на входы входного блока кодирования, в соответствии с правилом: r₁=x₁z₁a₁c₁e₁f₁g₁h₁; r₂=x₂z₂а₂c₂e₂f₂g₂h₂; r₃=x₃z₃a₃c₃e₃f₃g₃h₃; r₄=x₁z₃a₂a₃c₂e₁e₃f₁f₂g₁g₂g₃; r₅=x₂x₃z₁a₃c₁c₃e₁e₂f₂g₁g₂g₃; r₆=x₃z₂z₃a₁c₁c₂e₂f₁f₃g₁g₂g₃; r₇=x₃z₃а₁a₃с₂е₁f₂g₁g₂g₃; r₈=x₁x₂z₂a₂a₃c₃e₃f₂f₃g₁g₂g₃, которые поступают на седьмые входы узла памяти, информационные выходы узла памяти подключены соответственно к первым входам корректора, блока корректоров и к входам выходного блока кодирования, который формирует значения проверочных контрольных разрядов r_1П, r_2П, r_3П, r _4П, r_5П, r_6П r_7П r _8П путем сложения по модулю 2 информационных символов x _1П x_2П x_3П, z_1П z _2П z_3П, a_1П a_2П a _3П, c_1П c_2П c_3П, e _1П e_2П e_3П, f_1П f _2П f_3П, g_1П g_2П g _3П, h_1П h_2П h_3П, поступающих на входы входного блока кодирования с информационных выходов узла памяти, в соответствии с правилом: : r_1П=x _1Пz_1Па_1Пc_1Пе_1Пf_1Пg_1Пh_1П; r_2П=x_2Пz_2Па_2Пc_2Пе_2Пf_2Пg_2Пh_2П; r_3П=x_3Пz_3Па_3Пc_3Пе_3Пf_3Пg_3Пh_3П; r_4П=х_1Пz_3Па_2Па_3Пс_2Пе_1Пе_3Пf_1Пf_2Пg_1Пg_2Пg_3П; r_5П=х_2Пх_3Пz_1Па_3Пс_1Пc_3Пe_1Пe_2Пf_2Пg_1Пg_2Пg_3П; r_6П=х_3Пz_2Пz_3Па_1Пс_1Пс_2Пе_2Пf_1Пf_3Пg_1Пg_2Пg_3П; r_7П=х_3Пz_3Па_1Па_3Пс_2Пе_1Пf_2Пg_1Пg_2Пg_3П; r_8П=х_1Пх_2Пz_2Па_2Па_3Пс_3Пе_3Пf_2Пf_3Пg_1Пg_2Пg_3П, выходы выходного блока кодирования подключены к первым входам блока вычисления синдрома ошибки к вторым входам которого, подключены выходы контрольных разрядов узла памяти, первые выходы блока вычисления синдрома ошибки подключены к первым входам дешифратора, к первым входам коммутатора, к входам первого блока элементов ИЛИ и к первым входам блока коммутаторов, вторые выходы блока вычисления синдрома ошибки подключены к вторым входам дешифратора и к вторым входам первого блока элементов ИЛИ, выходы дешифратора подключены к входам второго блока элементов ИЛИ, при этом первый выход дешифратора подключен к второму входу коммутатора, а вторые выходы подключены к вторым входам блока коммутаторов, выход второго блока элементов ИЛИ через инвертор подключен к первому входу элемента И, второй вход которого подключен к выходу первого блока элементов ИЛИ, выход элемента И является выходом сигнала «ошибка», выходы коммутатора подключены к вторым входам корректора, выходы блока коммутаторов подключены к вторым входам блока корректоров, выходы корректора и блока корректоров подключены к вторым входам блока элементов И, выходы которого являются информационными выходами устройства.

Недостатком устройства является низкая корректирующая способность ошибок, так как корректируются только одиночные байты ошибок.

Целью полезной модели является повышение отказоустойчивости устройства за счет коррекции ошибок в двух байтах информации.

Поставленная цель достигается тем, что устройство, содержащие узел памяти, входной блок кодирования, выходной блок кодирования, блок вычисления синдрома ошибки, дешифратор, корректор, блок элементов И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы отличающееся тем, что дополнительно содержит блок хранения векторов ошибок, вход установки в нулевое состояние, вход записи, вход считывания, адресные входы, подключены соответственно к первому, второму, третьему и четвертому входам узла памяти, вход синхронизации подключен к пятому входу узла памяти и к первому входу блока элементов И, информационные входы подключены к шестым входам узла памяти и к входам входного блока кодирования который, формирует значения контрольных разрядов , , , , , , , , , , , , , , , , , , , , путем сложения по модулю 2 информационных символов а ₀a₁а₂а₃, b₀ b₁b₃₂b₃, c₀c ₁c₂c₃, d₀d₁ d₂d₃, e₀e₁e₂ e₃, f₀f₁f₂f₃ , g₀g₁g₂g₃, h ₀h₁h₂h₃, i₀ i₁i₂i₃, j₀j₁ j₂j₃, k₀k₁k₂ k₃, l₀l₁l₂l₃ , m₀m₁m₂m₃, n ₀n₁n₂n₃, o₀ o₁o₂o₃, p₀p₁ p₂p₃, поступающих на входы входного блока кодирования, в соответствии с правилом:

выходы входного блока кодирования подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены соответственно к первым входам корректора и к входам выходного блока кодирования, который формирует значения проверочных контрольных разрядов r_1Пf, , , , , , , , , , , , , , , , , , , , путем сложения по модулю 2 информационных символов а _0Пa_1Па_2Па_3П, b_0П b_1Пb_2Пb_3П, c_0Пc _1Пc_2Пc_3П, d_0Пd_1П d_2Пd_3П, e_0Пe_1Пe _2Пe_3П, f_0Пf_1Пf_2П f_3П, g_0Пg_1Пg_2Пg _3П, h_0Пh_1Пh_2Пh_3П , i_0Пi_1Пi_2Пi_3П, j _0Пj_1Пj_2Пj_3П, k_0П k_1Пk_2Пk_3П, l_0Пl _1Пl_2Пl_3П, m_0Пm_1П m_2Пm_3П, n_0Пn_1Пn _2Пn_3П, o_0Пo_1Пo_2П o_3П, p_0Пp_1Пp_2Пp _3П, поступающих на входы входного блока кодирования с информационных выходов узла памяти, в соответствии с правилом:

n_3По_0Пo_3Пр_0Пр_1Пр_3П, выходы выходного блока кодирования подключены к первым входам блока вычисления синдрома ошибки, к вторым входам которого, подключены выходы контрольных разрядов узла памяти, выходы блока вычисления синдрома ошибки подключены к входам дешифратора выходы которого, подключены к входам блока хранения векторов ошибок, выходы блока хранения векторов ошибок подключены к вторым входам корректора выходы которого, подключены к вторым входам блока элементов И, выходы блока элементов И являются выходами устройства.

На фиг.1 представлена блок-схема полезной модели. Устройство хранения и передачи данных с исправлением ошибок в двух байтах информации содержит: узел 1 памяти, входной блок 2 кодирования, выходной блок 3 кодирования, блок 4 вычисления синдрома ошибки, дешифратор 5, блок 6 хранения векторов ошибок, корректор 7, блок 8 элементов И, вход 9 установки в нулевое состояние, вход 10 записи, вход 11 считывания, адресные входы 12, информационные входы 13, вход 14 синхронизации, информационные выходы 15.

Вход 9 установки в нулевое состояние, вход 10 записи, вход 11 считывания, адресные входы 12, подключены соответственно к первому, второму, третьему и четвертому входам узла 1 памяти, вход 14 синхронизации подключен к пятому входу узла 1 памяти и к первому входу блока 8 элементов И, информационные входы 13 подключены к шестым входам узла 1 памяти и к входам входного блока 2 кодирования который, формирует значения контрольных разрядов , , , , , , , , , , , , , , , , , , , , путем сложения по модулю 2 информационных символов a ₀ a₁ a₂ a₃, b₀ b₁ b₃₂b₃, c₀ c ₁ c₂ c₃, d₀ d₁ d₂ d₃, e₀ e₁ e ₂ e₃, f₀ f₁ f₂ f₃, g₀ g₁ g₂ g ₃, h₀ h₁ h₂ h₃ , i₀ i₁ i₂ i₃, j ₀ j₁ j₂ j₃, k₀ k₁ k₂ k₃, l₀ l ₁ l₂ l₃, m₀ m₁ m₂ m₃, n₀ n₁ n ₂ n₃, o₀ o₁ o₂ o₃, p₀ p₁ p₂ р ₃, поступающих на входы входного блока 2 кодирования, в соответствии с правилом:

;

выходы входного блока 2 кодирования подключены к седьмым входам узла 1 памяти, информационные выходы узла 1 памяти подключены соответственно к первым входам корректора 7 и к входам выходного блока 3 кодирования, который формирует значения проверочных контрольных разрядов r_1Пf, , , , , , , , , , , , , , , , , , , , путем сложения по модулю 2 информационных символов а _0Пa_1Па_2Па_3П, b_0П b_1Пb_2Пb_3П, c_0Пc _1Пc_2Пc_3П, d_0Пd_1П d_2Пd_3П, e_0Пe_1Пe _2Пe_3П, f_0Пf_1Пf_2П f_3П, g_0Пg_1Пg_2Пg _3П, h_0Пh_1Пh_2Пh_3П , i_0Пi_1Пi_2Пi_3П, j _0Пj_1Пj_2Пj_3П, k_0П k_1Пk_2Пk_3П, l_0Пl _1Пl_2Пl_3П, m_0Пm_1П m_2Пm_3П, n_0Пn_1Пn _2Пn_3П, o_0Пo_1Пo_2П o_3П, p_0Пp_1Пp_2Пp _3П, поступающих на входы входного блока 3 кодирования с информационных выходов узла 1 памяти, в соответствии с правилом:

n_3Пo_0Пo_3Пp_0Пр_1Пр_3П, выходы выходного блока 3 кодирования подключены к первым входам блока 4 вычисления синдрома ошибки, к вторым входам которого, подключены выходы контрольных разрядов узла 1 памяти, выходы блока 4 вычисления синдрома ошибки подключены к входам дешифратора 5 выходы которого, подключены к входам блока 6 хранения векторов ошибок, выходы блока 6 хранения векторов ошибок подключены к вторым входам корректора 7 выходы которого, подключены к вторым входам блока 8 элементов И, выходы блока 8 элементов И являются выходами 15 устройства.

Узел 1 памяти, в данном случае, представляет собой статическое полупроводниковое оперативное устройство памяти и предназначен для хранения кодовых наборов: У_К=а₀a ₁а₂а₃, b₀b₁ b₃₂b₃, c₀c₁c ₂c₃, d₀d₁d₂ d₃, e₀e₁e₂e₃ , f₀f₁f₂f₃, g ₀g₁g₂g₃, h₀ h₁h₂h₃, i₀i₁ i₂i₃, j₀j₁j₂ j₃, k₀k₁k₂k₃ , l₀l₁l₂l₃, m ₀m₁m₂m₃, n₀ n₁n₂n₃, o₀o₁ o₂o₃, p₀p₁p₂ p₃, , , , , , , , , , , , , , , , , , , , , полученных при кодировании исходных шестидесяти четырех разрядных двоичных наборов.

Входной блок 2 кодирования предназначен для формирования значений контрольных разрядов , , , , , , , , , , , , , , , , , , , , путем сложения по mod2 информационных символов в соответствии с правилом: :

Выходной блок 3 кодирования предназначен для формирования значений проверочных контрольных разрядов r _1Пf, , , , , , , , , , , , , , , , , , , , путем сложения по модулю 2 информационных символов а _0Пa_1Па_2Па_3П, b_0П b_1Пb_2Пb_3П, c_0Пc _1Пc_2Пc_3П, d_0Пd_1П d_2Пd_3П, e_0Пe_1Пe _2Пe_3П, f_0Пf_1Пf_2П f_3П, g_0Пg_1Пg_2Пg _3П, h_0Пh_1Пh_2Пh_3П , i_0Пi_1Пi_2Пi_3П, j _0Пj_1Пj_2Пj_3П, k_0П k_1Пk_2Пk_3П, l_0Пl _1Пl_2Пl_3П, m_0Пm_1П m_2Пm_3П, n_0Пn_1Пn _2Пn_3П, o_0Пo_1Пo_2П o_3П, p_0Пp_1Пp_2Пp _3П, поступающих на входы входного блока 3 кодирования с информационных выходов узла 1 памяти, в соответствии с правилом:

Блок 4 вычисления синдрома ошибки предназначен для обнаружения ошибки в кодовом наборе при считывании информации с узла 1 памяти путем сложения по mod2 значений контрольных разрядов , , , , , , , , , , , , , , , , , , , считываемых с вторых выходов узла 1 памяти, соответственно с значениями контрольных разрядов , , , , , , , , , , , , , , , , , , , , сформированных на выходах выходного блока 3 кодирования.

Результат поразрядного сложения:

Нулевой результат суммы свидетельствует об отсутствии ошибки, и ее наличии в противном случае.

Дешифратор 5 формирует единичное значение сигнала на одном из своих выходов в соответствии с значением синдромом ошибки (формирует адрес вектора ошибки в блоке 6 хранения векторов ошибок).

В таблице 1. представлена часть значений синдромов ошибок для кода 84,20.

Примечание: В табл.1 значения информационных разрядов, контрольных разрядов и значения ошибки в байтах информации представлены в шестнадцатеричной системе счисления, а значения синдрома ошибки- в двоичной.

Блок 6 хранения векторов ошибок предназначен для хранения значений векторов ошибок в соответствии с значениями синдромов ошибок (вектор ошибки имеет единичные значения сигналов в тех разрядах кодового набора, в которых произошла ошибка).

Корректор 7 предназначен для исправления корректируемой ошибки, путем сложения по mod2 одноименных разрядов блока информации имеющего ошибку с значением вектора ошибки.

Полезная модель работает следующим образом. Перед началом работы на вход 9 "установки в нулевое состояние" подается единичный сигнал, который переводит устройство в нулевое состояние.

При записи информации в узел 1 памяти, подаются единичные сигналы на вход 14 синхронизации, вход 10 записи, адресные входы 112 и информационные входы 13.

Полезная модель работает следующим образом: допустим, необходимо закодировать двоичный набор:

Тогда значения контрольных разрядов, сформированных относительно полученного набора входным блоком 2 кодирования имеют нулевые значения, т.е. имеем кодовый набор:

У_К=0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000.

При отсутствии ошибки, значение кодового набора записанного в узле 1 памяти равно считанному (переданному кодовому набору):

У_КП=0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000 0000.

В этом случае на выходе блока 4 вычисления синдрома ошибки имеем нулевые значения сигналов.

Пусть, произошла одиночная ошибка в четвертом разряде шестнадцатого блока информации (Р=0001*), тогда выходной блок 3 кодирования сформирует относительно полученного кодового набора значения контрольных разрядов:

r_1П=0, r_2П=0, r_3П=0, r_4П=0, r_5П =0, r_6П=0, r_7П=0, r_8П=1, r _9П=0, r_10П=1, r_11П=1, r_12П =1, r_13П=0, r_14П=1, r_15П=1, r_16П=0, r_17П=1, r_18П=0, r _19П=1, r_20П=1.

В блоке 4 вычисления синдрома ошибки складываются, переданные контрольные разряды с контрольными разрядами, сформированными относительно полученного кодового набора, в результате получим синдром ошибки S:

В этом случае, синдром ошибки указывает четвертый ошибочный разряд блока Р (вторая строка табл.1).

На выходе дешифратора 5 появится единичное значение сигнала, которое формирует адрес для считывания значения вектора ошибки из блока 6 хранения векторов ошибок в соответствии с значением синдрома ошибки.

В этом случае, значения вектора ошибки поступает на входы корректора 7 где складывается по mod2 с значениями информационных разрядов. В результате имеем правильное значение информации.

Аналогичным образом корректируются ошибки, возникающие в других одиночных и двойных байтах информации.

ИСТОЧНИКИ ИНФОРМАЦИИ

1. Щербаков Н.С. Достоверность работы цифровых устройств. М: Машиностроение, 1989, с.82, рис.39., 224 с.

2. Патент РФ на изобретение 2448359 "Устройство хранения и передачи данных с исправлением ошибок в байте информации и обнаружением ошибок в байтах информации"/Борисов К.Ю., Малофеев Ю.Г., Осипенко П.Н., Павлов А.А., Павлов А.А., Павлов П.А., Дарьков А.Н., Хоруженко О.В. Дата выдачи: 20.04.2012 г.

1. Введение и постановка задачи

Во многих случаях для обнаружения и исправления ошибок используются коды с обнаружением и исправлением байтов ошибок (в этом случае, под байтом ошибок понимаются ошибки, кратность которых не превышает число разрядов b блока информации).

К таким кодам следует отнести коды [1]:

- исправляющие одиночные ошибки и обнаруживающие одиночные байты ошибок;

- коды, исправляющие одиночные ошибки, обнаруживающие двойные независимые ошибки и обнаруживающие одиночные байты ошибок;

- коды, исправляющие одиночные байты ошибок;

- коды исправляющие одиночные и обнаруживающие двойные байты ошибок.

Широкое распространение получили коды Рида-Соломона, обладающие циклическими свойствами и имеющие наибольшую обнаруживающую и корректирующую способность.

Код Рида-Соломона (PC) - это блочный код (w, N), позволяющий обнаруживать и исправлять ошибки в байтах. Входным словом для него является блок из w байтов, выходным - кодовое слово из N байтов, состоящее из w исходных и N-w проверочных байтов. При этом гарантировано, что при декодировании в кодовом слове будут обнаружены и исправлены t=(N-w)/2 байтов независимо от их расположения внутри кодового слова. Кодирующее устройство PC реализуется на основе регистра сдвига с 2t байтовыми элементами памяти и обратными связями. Процесс кодирования и декодирования сводится к операциям сложения и умножения по модулю.

Использование данных кодов связано с большими временными затратами, что является существенным недостатком при их использовании для систем работающих в реальном масштабе времени, по этому существует

Устройство хранения и передачи данных с исправлением ошибок в двух байтах информации, содержащее узел памяти, входной блок кодирования, выходной блок кодирования, блок вычисления синдрома ошибки, дешифратор, корректор, блок элементов И, вход установки устройства в нулевое состояние, вход записи, вход считывания, адресные входы, информационные входы, вход синхронизации, информационные выходы, отличающееся тем, что дополнительно содержит блок хранения векторов ошибок, вход установки в нулевое состояние, вход записи, вход считывания, адресные входы, подключены соответственно к первому, второму, третьему и четвертому входам узла памяти, вход синхронизации подключен к пятому входу узла памяти и к первому входу блока элементов И, информационные входы подключены к шестым входам узла памяти и к входам входного блока кодирования, который формирует значения контрольных разрядов , , , , , , , , , , , , , , , , , , , путем сложения по модулю 2 информационных символов a ₀ a₁ a₂ a₃, b₀ b₁ b₂b₃, c₀ c ₁c₂c₃, d₀ d₁ d₂ d₃, e₀ e₁ e ₂ e₃, f₀ f₁ f₂ f₃, g₀ g₁ g₂ g ₃, h₀ h₁ h₂ h₃ , i₀ i₁ i₂ i₃, j ₀ j₁ j₂ j₃, k₀ k₁ k₂ k₃, l₀ l ₁ l₂ l₃, m₀ m₁ m₂ m₃, n₀ n₁ n ₂ n₃, o₀ o₁ o₂ o₃, p₀ p₁ p₂ р ₃, поступающих на входы входного блока кодирования, в соответствии с правилом:

;

;

;

;

;

;

;

;

выходы входного блока кодирования подключены к седьмым входам узла памяти, информационные выходы узла памяти подключены соответственно к первым входам корректора и к входам выходного блока кодирования, который формирует значения проверочных контрольных разрядов , , , , , , , , , , , , , , , , , , , путем сложения по модулю 2 информационных символов а _0Пa_1Па_2Па_3П, b_0П b_1Пb_2Пb_3П, c_0Пc _1Пc_2Пc_3П, d_0Пd_1П d_2Пd_3П, e_0Пe_1Пe _2Пe_3П, f_0Пf_1Пf_2П f_3П, g_0Пg_1Пg_2Пg _3П,h_0Пh_1Пh_2П h_3П, i_0Пi_1Пi_2Пi _3П, j_0Пj_1Пj_2Пj_3П , k_0Пk_1Пk_2Пk_3П, l _0Пl_1Пl_2Пl_3П, m_0П m_1Пm_2Пm_3П, n_0Пn _1Пn_2Пn_3П, o_0Пo_1П o_2Пo_3П, p_0Пp_1Пp _2Пp_3П, поступающих на входы входного блока кодирования с информационных выходов узла памяти, в соответствии с правилом:

n_3Пo_0Пo_3Пp_0Пp_1Пp_3П,

выходы выходного блока кодирования подключены к первым входам блока вычисления синдрома ошибки, к вторым входам которого подключены выходы контрольных разрядов узла памяти, выходы блока вычисления синдрома ошибки подключены к входам дешифратора, выходы которого подключены к входам блока хранения векторов ошибок, выходы блока хранения векторов ошибок подключены к вторым входам корректора, выходы которого подключены к вторым входам блока элементов И, выходы блока элементов И являются выходами устройства.