Декодирующее устройство

Полезная модель относится к области техники передачи, приема и обработки кодированных данных и может быть использована в приемных устройствах для оптимального декодирования принятой кодовой комбинации. Содержит блок выбора максимального сигнала 3, последовательно соединенные между собой перемножитель 1 и интегратор 2, выход каждого интегратора подключен к входу блока выбора максимального сигнала 3, N декодеров 8, блок выбора максимального сигнала на N входов 5, K разрядный регистр сдвига 7, двоичный шифратор 6 и блок запоминания разрешенных кодовых комбинаций на 2^K выходов 4, что обеспечивает повышение быстродействия декодирующего устройства.

Полезная модель относится к области техники передачи, приема и обработки кодированных данных и может быть использована в приемных устройствах для оптимального декодирования принятой кодовой комбинации.

Известно декодирующее устройство, являющееся реализацией способа декодирования циклического помехоустойчивого кода, содержащее фиксатор S_i кодовых комбинаций заданной длины n_min-n_max, вычислитель N наибольших общих делителей и блок выбора из N многочленов общих делителей с наименьшей степенью, который соответствует кодовому слову [1]. Известное устройство позволяет определять параметры используемого помехоустойчивого кода непосредственно из принятой кодовой последовательности перед началом декодирования.

Недостаток известного декодирующего устройства состоит в том, что требуется сложное оборудование для выявления кодового слова из принятой кодовой последовательности и необходимо большое время для принятие решения по результату декодирования.

Наиболее близким к предлагаемому известным техническим решением является многоальтернативное устройство для обнаружения и различения (декодирования) сигналов, содержащее блок выбора максимального сигнала и последовательно соединенные между собой перемножитель и интегратор, выход каждого интегратора подключен к входу блока выбора максимального сигнала, один вход каждого перемножителя связан с входом декодирующего устройства, а также известное устройство содержит последовательно соединенные между собой блок возведения в квадрат принимаемого сигнала, интегратор, блок извлечения из квадратного корня принятого сигнала и перемножитель, выход которого подключен через блок сравнения к управляющему входу ключа, выход которого связан с выводом «Наличие» сигнала, а другой выход блока сравнения соединен с выводом «Отсутствие» сигнала [2]. Из принятых 2^K реализаций случайного сигнала, где K - число информационных символов в коде, определяется наличие или отсутствие сигнала по t - критерию Стьюдента и выносится решение в пользу того или другого сигнала, то есть осуществляется декодирование.

Недостаток прототипа заключается в том, что для вынесения решения о результате декодирования принятой кодовой комбинации по t - критерию Стьюдента требуется выполнить вычислительных операций, каждая из которых выполняется за время, равное t_П. При этом общее время декодирования, например, при числе комбинаций 2^K=1024 составит 523776·t _П, что является чрезмерно большой величиной.

Целью полезной модели (техническим результатом) является уменьшение времени декодирования принятой кодовой комбинации путем разделения процедуры декодирования на три последовательных этапа, в первом из которых одновременно (параллельно) анализируется N двоичных комбинаций, далее выбирается из N ранее отобранных комбинаций та, которая имеет максимальное число совпадений с одной из разрешенных комбинаций (максимальный коэффициент корреляции) и, наконец, полученная двоичная комбинация, соответствующая максимальному сигналу, переводится в последовательный двоичный код.

Сущность полезной модели состоит в том, что, кроме известных и общих отличительных признаков, а именно: блока выбора максимального сигнала и последовательно соединенных между собой перемножителя и интегратора, выход каждого интегратора подключен к входу блока выбора максимального сигнала, один вход каждого перемножителя связан с входом декодирующего устройства, предлагаемое декодирующее устройство содержит N декодеров, блок выбора максимального сигнала на N входов, K - разрядный регистр сдвига, двоичный шифратор и блок запоминания разрешенных кодовых комбинаций на 2^K выходов, каждый из которых подключен к другому входу перемножителя, при этом каждый декодер выполнен из блока выбора максимального сигнала на (2^K)/N входов и (2^K)/N последовательно соединенных между собой перемножителя и интегратора, выходы (2 ^K)/N интеграторов подключены к (2^K)/N входам блока выбора максимального сигнала на (2^K)/N входов, выходы N декодеров подключены к N входам блока выбора максимального сигнала на N входов, выход которого связан через двоичный шифратор с входами K - разрядного регистра сдвига, выходы которого являются выходом декодирующего устройства в двоичном последовательном K разрядном коде.

Новизна полезной модели заключается в том, что предлагаемое декодирующее устройство содержит N декодеров, блок выбора максимального сигнала на N входов, K разрядный регистр сдвига, двоичный шифратор и блок запоминания разрешенных кодовых комбинаций на 2^K выходов, каждый из которых подключен к другому входу перемножителя, при этом каждый декодер выполнен из блока выбора максимального сигнала на (2^K)/N входов и (2^K)/N последовательно соединенных между собой перемножителей и интеграторов, выходы (2^K)/N интеграторов подключены к (2^K)/N входам блока выбора максимального сигнала на (2^K)/N входов, выходы N декодеров подключены к N входам блока выбора максимального сигнала на N входов, выход которого связан через двоичный шифратор с входами K разрядного регистра сдвига, выходы которого являются выходом декодирующего устройства в двоичном последовательном K разрядном коде, что обеспечивает уменьшение времени декодирования принятой кодовой комбинации.

Схема предлагаемого декодирующего устройства приведена на чертеже, где обозначено:

1.1, 1.2, , 1.(2^K)/N - перемножители (блоки поразрядного сравнения);

2.1, 2.2, , 2.(2^K)/N - интеграторы;

3.1, 3.2, , 3.N - блоки выбора максимального сигнала на (2^K )/N входов каждый блок;

4 - блок запоминания разрешенных кодовых комбинаций на 2^K выходов;

5 - блок выбора максимального сигнала на N входов;

6 - двоичный шифратор;

7 - K разрядный регистр сдвига (регистр сдвига на K разрядов);

8.1, 8.2, , 8.N - декодеры;

K - число разрядов двоичного последовательного кода.

В исходном положении (статика) выходы перемножителей 1 через интеграторы 2 подключены к соответствующим входам блоков 3 выбора максимального сигнала. Выходы блока 4 запоминания разрешенных кодовых комбинаций связаны с одними входами каждого перемножителя 1, другие входы которых подключены к входу декодирующего устройства. Входы блока 5 выбора максимума соединены с выходами блоков 3 выбора максимального сигнала, а выход блока 5 выбора максимума подключен через двоичный шифратор 6 к входам регистра сдвига 7. В каждом декодере 8 включены последовательно соединенные между собой перемножители 1, интеграторы 2 и блок выбора максимального сигнала 3.

Предлагаемое декодирующее устройство работает следующим образом. Принятая двоичная кодовая комбинация с возможными ошибками как и в прототипе анализируется с помощью известных функциональных блоков: перемножителей 1 (блоков поразрядного сравнения), интеграторов 2 (накопителей) и блока выделения максимального сигнала 3. На один вход всех перемножителей (2^K)/N каждого из N декодеров поступает для поразрядного сравнения входная двоичная комбинация, а на другой вход этих перемножителей 1 направляется с 2^K выходов блока запоминания 4 соответствующая разрешенная кодовая комбинация. Выходной сигнал каждого перемножителя 1 в каждом декодере 8 после интегрирования (накапливания) соответствующим интегратором 2 подается на один из (2^K)/N соответствующих входов блока выделения максимального сигнала 3 каждого из N декодеров 8.

Выходные сигналы N декодеров 8 направляются на соответствующие N входы блока 5 выделения максимального сигнала. Выявленный максимальный сигнал на выходе блока 5 в виде унитарного потенциала через двоичный шифратор 6 поступает на входы K разрядного регистра сдвига 7 для предъявления на выходе декодирующего устройства максимального сигнала в двоичном последовательном K разрядном коде.

Промышленная осуществимость полезной модели обосновывается тем, что в ней использованы известные в аналоге [1] и прототипе [2] узлы и элементы по своему прямому функциональному назначению. В организации-заявителе изготовлена модель заявленного декодирующего устройства в 2013 году.

Положительный эффект от использования полезной модели состоит в том, что повышается в 522 раза быстродействие декодирующего устройства в сравнении с прототипом, где, например, при K=10 имеем 2^K=2 ¹⁰=1024 комбинаций, каждая из которых может соответствовать принятой с искажениями комбинации. Поэтому для декодирования нужно попарно перебрать все комбинации для определения максимума совпадений. Количество попарных переборов (сочетаний) (из 1024 по 2) определяется с помощью выражения:

Из выражения (1) следует, что для выбора максимального значения принятого сигнала с одной из разрешенных комбинаций требуется время, равное 523776·t_П, что снижает быстродействие известного декодирующего устройства.

В предлагаемом декодирующем устройстве, например, при N=32 и K=10 имеем следующее время декодирования

В выражение (2) входят три последовательных этапа декодирования. Первые два этапа, как и в прототипе, обусловлены числом сочетаний (комбинаций) из 32 по 2 символа принятого двоичного кода. Завершающий этап связан с преобразованием параллельного кода в последовательный К разрядный двоичный код. Сравнивая выражения (1) и (2) заключаем, что в предлагаемом декодирующем устройстве обеспечивается повышение быстродействия в 522 раза. При этом увеличение числа элементов является незначительным, т.к. требуется N схем выбора максимума, один шифратор и один Л разрядный регистр сдвига.

Источники информации:

1. Патент RU 2284085 на изобретение «Способ декодирования циклического помехоустойчивого кода», МПК G06F 11/00, H03M 13/15, приоритет: 10.03.2005, авторы: Егурнов В.О. и др., патентообладатель: Военная академия связи, (аналог).

2. В.И. Борисов, В.М. Зинчук, А.И. Лимарев, В.И. Шестопалов. Помехозащищенность систем радиосвязи с расширением спектра прямой модуляцией псевдослучайной последовательностью / Под ред. В.И. Борисова. Изд. 2-е, перераб. и доп. - М.: РадиоСофт. - 2011. - 550 с; ил. 281, стр.283, рис.7.12, (прототип).

Декодирующее устройство, содержащее блок выбора максимального сигнала и последовательно соединенные между собой перемножитель и интегратор, выход каждого интегратора подключен к входу блока выбора максимального сигнала, один вход каждого перемножителя связан с входом декодирующего устройства, отличающееся тем, что содержит N декодеров, блок выбора максимального сигнала на N входов, К разрядный регистр сдвига, двоичный шифратор и блок запоминания разрешенных кодовых комбинаций на 2^К выходов, каждый из которых подключен к другому входу перемножителя, при этом каждый декодер выполнен из блока выбора максимального сигнала на (2^К)/N входов и (2^К)/N последовательно соединенных между собой перемножителей и интеграторов, выходы (2^К)/N интеграторов подключены к (2^К)/N входам блока выбора максимального сигнала на (2^К)/N входов, выходы N декодеров подключены к N входам блока выбора максимального сигнала на N входов, выход которого связан через двоичный шифратор с входами К разрядного регистра сдвига, выходы которого являются выходом декодирующего устройства в двоичном последовательном К разрядном коде.