Самосинхронизирующийся дескремблер цифрового потока с произвольно задаваемым весовым полиномом

Полезная модель относится к области цифровой техники и может быть использована при создании высокоскоростных устройств обработки цифровых потоков, реализующих дескремблирование.

Техническим результатом является увеличение пропускной способности.

Предложен самосинхронизирующийся дескремблер цифрового потока с произвольно задаваемым весовым полиномом, имеющий повышенную пропускную способность, в котором за каждый такт сигнала тактовой синхронизации обрабатывается L битов входного цифрового потока.

Полезная модель относится к области цифровой техники и может быть использована при создании высокоскоростных устройств обработки цифровых потоков, реализующих дескремблирование или операции умножения полинома цифрового потока на заданный полином.

Необходимость применения высокоскоростных устройств обработки цифровых потоков обусловлена тем, что задача повышения пропускной способности аппаратуры обработки данных в настоящее время является актуальной в связи с постоянным ростом интенсивности информационного обмена.

Операция дескремблирования цифрового потока (умножения на весовой полином) представляет собой сложение по модулю 2 входного цифрового потока с псевдослучайной последовательностью (ПСП), которая формируется путем сложения по модулю 2 нескольких копий входного цифрового потока, задержанных на количества битов, соответствующих степеням членов весового полинома с ненулевыми коэффициентами. В качестве прототипа выбрана типичная реализация самосинхронизирующегося дескремблера с произвольно задаваемым весовым полиномом максимальной степени Z [1 - Спилкер Дж. Цифровая спутниковая связь: Пер. с англ. - М: Связь, 1979. - с.439-444]. Прототип содержит линию задержки в виде регистра сдвига из Z триггеров, пронумерованных 1, 2, (Z, и схему сложения с ПСП из Z схем совпадения и Z сумматоров по модулю 2, сумматоры пронумерованы 1, 2, (Z и соединены последовательно, так, что выход k-го сумматора, где k=1, 2, (Z-1, подключен к первому входу (k+1)-го сумматора, а ко вторым входам сумматоров подключены выходы схем совпадения, пронумерованных 1, 2,Z, так, что выход m-й схемы совпадения, где m=1, 2,Z, подключен к m-му сумматору, выходы триггеров подключены к первым входам схем совпадения, так, что выход m-го триггера подключен к m-ой схеме совпадения, а на вторые входы схем совпадения подаются заданные коэффициенты полинома, причем m-ой схеме совпадения соответствует коэффициент при члене полинома степени m, при этом информационным входом являются соединенные между собой вход первого сумматора по модулю 2 и вход данных регистра сдвига, входом тактовой синхронизации является тактовый вход регистра сдвига, а выходом дескремблера является выход последнего сумматора по модулю 2.

Недостатком прототипа является низкая пропускная способность, равная максимальному значению частоты сигнала тактовой синхронизации, при котором устройство сохраняет работоспособность, так как на каждом такте сигнала тактовой синхронизации обрабатывается один бит цифрового потока.

Целью полезной модели является увеличение пропускной способности. Для достижения указанной цели предлагается самосинхронизирующийся дескремблер с произвольно задаваемым весовым полиномом максимальной степени Z, который содержит линию задержки из Z триггеров, пронумерованных 1, 2,Z, и схему сложения с ПСП из Z схем совпадения и Z сумматоров по модулю 2, сумматоры пронумерованы 1, 2,Z и соединены последовательно, так, что выход k-го сумматора, где k=1, 2,Z-1, подключен к первому входу (k+1)-го сумматора, а ко вторым входам сумматоров подключены выходы схем совпадения, пронумерованных 1, 2,Z, так, что выход m-ой схемы совпадения, где m=1, 2,Z, подключен к m-му сумматору.

Согласно полезной модели, дополнительно введено группирование всех Z триггеров линии задержки в L одинаковых регистров сдвига, пронумерованных 1, 2,L, причем Z кратно L, и триггер 1 - первый триггер в регистре сдвига L, триггер 2 - первый триггер в регистре сдвига L-1,триггер L - первый триггер в регистре сдвига 1, триггер L+1 - второй триггер в регистре сдвига L,триггер Z - последний триггер в регистре сдвига 1, и добавлены L-1 схем сложения с ПСП, таких же, как уже имеющаяся, и пронумерованных вместе с ней 1, 2,L, выходы триггеров подключены к первым входам схем совпадения, так, что выход m-го триггера подключен к первому входу (m+n-1)-ой схемы совпадения в n-ой схеме сложения с ПСП, где n=1, 2,L, а на вторые входы схем совпадения подаются заданные коэффициенты полинома, причем m-ой схеме совпадения в каждой схеме сложения с ПСП соответствует коэффициент при члене полинома степени m, при этом имеется L информационных входов и L информационных выходов, пронумерованных 1, 2,L, n-ым информационным входом являются соединенные между собой вход первого сумматора по модулю 2 n-ой схемы сложения с ПСП, вход данных n-го регистра сдвига и первые входы (q-n)-ых схем совпадения в q-ых схемах сложения с ПСП, где q=n+1, n+2,L, входом тактовой синхронизации являются соединенные между собой тактовые входы регистров сдвига, а n-ым выходом дескремблера является выход последнего сумматора по модулю 2 в n-ой схеме сложения с ПСП, и на входы подают слово из L битов цифрового потока, причем на вход с меньшим номером подают бит, пришедший в цифровом потоке раньше, и с выходов снимают слово из L битов цифрового потока, причем с выхода с меньшим номером снимают бит, пришедший в цифровом потоке раньше, чем обеспечивают увеличение пропускной способности в L раз.

Подобное решение в доступной литературе не обнаружено, поэтому полезная модель соответствует критерию новизны.

На фиг.1 приведена схема предложенного дескремблера для Z=16 и Z=4, на фиг.2 приведена схема прототипа для Z=16.

Прототип на фиг.2 содержит блок 1 - схему сложения с ПСП с сумматорами 1.1.1, 1.1.2,1.1.16 и схемами совпадения 1.2.1, 1.2.2,1.2.16, блок 2 - линию задержки с триггерами 2.1, 2.2,2.16. Блок 1 имеет вход сигнала (цифрового потока) I, выход сигнала О, входы задержанного сигнала D1-D16, входы задания отводов C1-С16. Блок 2 имеет вход сигнала I, вход тактовой синхронизации CLK, выходы отводов линии задержки D1-D16.

Прототип работает следующим образом. На входы C1-С 16 блока 1 подают значения коэффициентов при членах весового полинома. Вход C1 соответствует члену в степени 1, С2 - члену в степени 2, и т.д. Коэффициенты могут иметь значение логического нуля или логической единицы. Входной сигнал (цифровой поток) подают на вход I блока 1 и вход I блока 2. Сигнал тактовой синхронизации, сопровождающий входной сигнал, подают на вход CLK блока 2. Выходной сигнал (цифровой поток) снимают с выхода О блока 1 синхронно с сигналом тактовой синхронизации.

Предложенный дескремблер на фиг.1 содержит блок 1 - схему сложения с ПСП с сумматорами 1.1.1, 1.1.2,1.1.16 и схемами совпадения 1.2.1, 1.2.2,1.2.16, блоки 2-4, точно такие же, как блок 1, блок 5 - линию задержки с триггерами 5.1, 5.2,5.16. Блок 5 имеет входы сигнала 11-14, вход тактовой синхронизации CLK, выходы отводов линии задержки D1-D16. Последние соединены со входами D1-D16 блоков 1-4 следующим образом: выходы D1-D16 блока 5 соединены со входами D1-D16 блока 1, выходы D1-D15 блока 5 - со входами D2-D16 блока 2, выходы D1-D14 блока 5 - со входами D3-D16 блока 3, выходы D1-D13 блока 5 - со входами D4-D16 блока 4.

Предложенный дескремблер работает следующим образом. На входы C1-С16 блоков 1-4 подают значения коэффициентов при членах весового полинома, одинаковым образом на все четыре блока. Вход C1 соответствует члену в степени 1, С2 - члену в степени 2, и т.д. Входной сигнал (цифровой поток) подают на устройство по четыре бита за каждый такт сигнала тактовой синхронизации, причем бит 1 (первый пришедший бит) подают на вход I блока 1, вход D1 блока 2, вход D2 блока 3, вход D3 блока 4 и вход I1 блока 5, бит 2 подают на вход I блока 2, вход D1 блока 3, вход D2 блока 4 и вход 12 блока 5, бит 3 подают на вход I блока 3, вход D1 блока 4 и вход 13 блока 5, бит 4 (последний пришедший бит) подают на вход I блока 4 и вход 14 блока 5. Сигнал тактовой синхронизации, сопровождающий входной сигнал, подают на вход CLK блока 5. Выходной сигнал (цифровой поток) снимают с выходов О блоков 1-4 по четыре бита синхронно с сигналом тактовой синхронизации, причем бит 1 снимают с выхода О блока 1, бит 2-е выхода О блока 2, бит 3-е выхода О блока 3, бит 4 - с выхода О блока 4.

Работоспособность предложенного дескремблера проверена в составе нескольких устройств обработки цифровых потоков с L=4 и 1=8. В результате использования дескремблера получен следующий технический эффект: пропускная способность устройств обработки цифровых потоков увеличена в 4-8 раз при сохранении прежнего значения частоты сигнала тактовой синхронизации.

Самосинхронизирующийся дескремблер с произвольно задаваемым весовым полиномом максимальной степени Z, который содержит линию задержки из Z триггеров, пронумерованных 1, 2,Z, и схему сложения с псевдослучайной последовательностью из Z схем совпадения и Z сумматоров по модулю 2, сумматоры пронумерованы 1, 2,Z и соединены последовательно, так, что выход k-го сумматора, где k=1, 2,Z-1, подключен к первому входу (k+1)-го сумматора, а ко вторым входам сумматоров подключены выходы схем совпадения, пронумерованных 1, 2,Z, так, что выход m-й схемы совпадения, где m=1, 2,Z, подключен к m-му сумматору, отличающийся тем, что триггеры линии задержки сгруппированы в L одинаковых регистров сдвига, пронумерованных 1, 2,L, причем Z кратно L, и триггер 1 - первый триггер в регистре сдвига L, триггер 2 - первый триггер в регистре сдвига L-1,триггер L - первый триггер в регистре сдвига 1, триггер L+1 - второй триггер в регистре сдвига L,триггер Z - последний триггер в регистре сдвига 1, и добавлены L-1 схем сложения с псевдослучайной последовательностью, таких же, как уже имеющаяся, и пронумерованных вместе с ней 1, 2,L, выходы триггеров подключены к первым входам схем совпадения, так, что выход m-го триггера подключен к первому входу (m+n-1)-й схемы совпадения в n-й схеме сложения с псевдослучайной последовательностью, где n=1, 2,L, а вторые входы схем совпадения выполнены с возможностью подачи заданных коэффициентов полинома, причем m-й схеме совпадения в каждой схеме сложения с псевдослучайной последовательностью соответствует коэффициент при члене полинома степени m, при этом имеется L информационных входов и L информационных выходов, пронумерованных 1, 2,L, n-м информационным входом являются соединенные между собой вход первого сумматора по модулю 2 n-й схемы сложения с псевдослучайной последовательностью, вход данных n-го регистра сдвига и первые входы (q-n)-х схем совпадения в q-х схемах сложения с псевдослучайной последовательностью, где q=n+1, n+2,L, входом тактовой синхронизации являются соединенные между собой тактовые входы регистров сдвига, а n-м выходом дескремблера является выход последнего сумматора по модулю 2 в n-й схеме сложения с псевдослучайной последовательностью, и входы выполнены с возможностью подачи слова из L битов цифрового потока, причем вход с меньшим номером соответствует биту, пришедшему в цифровом потоке раньше, и выходы выполнены с возможностью снятия слова из L битов цифрового потока, причем выход с меньшим номером соответствует биту, пришедшему в цифровом потоке раньше.