Устройство для моделирования цифровых схем

Заявленная полезная модель относится к области вычислительной техники и может быть использовано для проверки правильности логического функционирования дискретных устройств и их временных характеристик, а также для анализа состязаний и рисков сбоя в них и определения полноты и диагностических свойств тестов. Устройство для моделирования цифровых схем содержит запоминающий блок очереди событий, счетчик адресов, процессор управления, регистр входных переменных, процессор активизации входов, запоминающий блок топологии схемы, первую схему разрешения доступа, вторую схему разрешения доступа, запоминающий блок входов, третью схему разрешения доступа, запоминающий блок выходов, процессор активизации выходов, процессор анализа.

Заявленная полезная модель относится к области вычислительной техники и может быть использовано для проверки правильности логического функционирования дискретных устройств и их временных характеристик, а также для анализа состязаний и рисков сбоя в них и определения полноты и диагностических свойств тестов.

Известно устройство для моделирования цифровых объектов, содержащее блок переменной моделирующей структуры, коммутатор, счетчик, регистр, блок переключения, блок управления и блок памяти (Авторское свидетельство СССР 832558, кл. МПК G06F 15/20, опубл. 23.05.1981 г. Бюл. 19)

Недостатком устройства является низкое быстродействие и недостаточная надежность из-за реализации моделируемого объекта на основе набора интегральных схем, а также наличие коммутационных устройств.

Известно устройство для моделирования цифровых объектов, содержащее блок переменной моделирующей структуры, коммутатор, блок памяти и блок управления (Авторское свидетельство СССР 454547, кл. МПК G06F 7/00, опубл. 25.12.1974 г. Бюл. 47)

Недостатком у устройства являются большие затраты аппаратуры в коммутаторе и блоке настройки.

Известно выбранное в качестве ближайшего аналога устройство для моделирования цифровых схем, содержащее запоминающий блок очереди событий, запоминающий блок входов, запоминающий блок выходов и процессор анализа, Данное устройство позволяет провести параллельно процессы подготовки данных к моделированию и моделирование логических функций за счет введения в блок вычисления логических функций узла моделей выходных состояний, организованного по принципу конвейерного вычислителя, что позволяет значительно сократить простои оборудования и повысить скорость моделирования (Патент РФ на изобретение 2042196, кл. МПК G06F 19/00, опубл. 20.08.1995 г.)

Недостатком устройства является низкое быстродействие из-за последовательной активации входов и выходов моделируемой схемы.

Техническим результатом, который может быть получен в заявленной полезной модели, является увеличение быстродействия моделирования цифровых схем за счет распараллеливания процесса активации входов и выходов элементов моделируемой схемы.

Технический результат достигается тем, что в устройстве для моделирования цифровых схем, содержащем запоминающий блок очереди событий, запоминающий блок входов, запоминающий блок выходов, процессор анализа, выход блока очереди событий соединен с первым информационным входом процессора управления и информационным входом регистра входных переменных, с информационным входом запоминающего блока очереди событий соединен первый информационный выход процессора управления, а с адресным входом запоминающего блока очереди событий соединен выход счетчика адресов, при этом адресный выход процессора управления соединен с входом счетчика адресов, кроме того, первый и второй управляющие выходы процессора управления соединены соответственно с управляющими входами регистра входных переменных и процессора активизации входов, которые соединены между собой, а выход процессора анализа соединен со вторым информационным входом процессора управления, третий управляющий выход процессора управления соединен с управляющим входом процессора активизации выходов, первый информационный вход процессора анализа соединен со вторым информационным выходу процессора активизации выходов, при этом адресный выход процессора активизации выходов соединен со вторыми адресными входами первого, второго и третьего блоков разрешения доступа, первый информационный выход процессора активизации выходов соединен с третьими информационными входами первого, второго, третьего блоков разрешения доступа, информационный вход процессора активизации выходов соединен с третьими информационными выходами первого, второго, третьего блоков разрешения доступа, при этом адресный выход процессора активизации входов соединен с первыми адресными входами первого, второго и третьего блоков разрешения доступа, а информационный выход процессора активизации входов соединен с первыми информационными входами первого, второго и третьего блоков разрешения доступа, кроме того, второй информационный вход процессора активизации входов соединен с первыми информационными выходами первого, второго, третьего блоков разрешения доступа, также второй информационный вход процессора активизации входов соединен с первыми информационными выходами первого, второго, третьего блоков разрешения доступа, кроме того, второй информационный выход первого блока разрешения доступа соединен с информационным входом запоминающего блока топологии схемы, адресный выход первого блока разрешения доступа соединен с адресным входом запоминающего блока топологии схемы, выход которого соединен со вторым информационным входом первого блока разрешения доступа, также второй информационный выход второго блока разрешения доступа соединен с информационным входом запоминающего блока входов, адресный выход второго блока разрешения доступа соединен с адресным входом запоминающего блока входов, информационный выход которого соединен со вторым информационным входом второго блока разрешения доступа, также второй информационный выход третьего блока разрешения доступа соединен с информационным входом запоминающего блока выходов, адресный выход третьего блока разрешения доступа соединен с адресным входом запоминающего блока выходов, информационный выход которого соединен со вторым информационным входом третьего блока разрешения доступа и вторым информационным входом процессора анализа.

Кроме того, тем, что процессор управления содержит блок управления, первый управляющий выход которого соединен с управляющим входом первого регистра, второй управляющий выход блока управления соединен с управляющим входом счетчика тактов, третий управляющий выход блока управления соединен с управляющим входом счетчика циклов, четвертый управляющий выход блока управления соединен с первым управляющим выходом процессора управления, пятый управляющий выход блока управления соединен с входами разрешения первой и второй ключевых схем, шестой управляющий выход блока управления соединен с вторым управляющим выходом процессора управления, седьмой управляющий выход блока управления соединен с третьим управляющим выходом процессора управления, адресный выход блока управления соединен с адресным выходом процессора управления, выход первого регистра соединен с первым входом первой ключевой схемы и входом второго регистра, выход которого соединен с первым входом второй ключевой схемы, второй вход которой соединен с выходом счетчика тактов, а третий вход второй ключевой схемы соединен с выходом счетчика циклов, выход первой ключевой схемы соединен с первым входом арифметико-логического блока, второй вход которого соединен с выходом второй ключевой схемы, а второй выход арифметико-логического блока соединен с информационным выходом процессора управления, первый выход арифметико-логического блока соединен со входом схемы анализа, выход которой соединен с входом блока управления, выходы счетчика циклов, счетчика тактов и второй вход второй ключевой схемы соединены между собой и соединены с первым информационным входом процессора управления, вход первого регистра соединен со вторым информационным входом процессора управления.

Кроме того, тем, что процессор активизации входов содержит блок ввода, выход которого соединен со вторым входом блока формирования адреса, а вход блока ввода соединен с первым выходом блока управления, второй выход которого с первым входом блока формирования адреса, а третий выход блока управления соединен с третьим входом арифметико-логического блока, первый выход которого соединен с третьим входом блока формирования адреса, первый вход арифметико-логического блока соединен с выходом первого блока регистров, второй вход арифметико-логического блока соединен с выходом второго блока регистров, а выход арифметико-логического блока соединен с входом второго блока регистров, выход блока формирования адреса соединен с адресным выходом процессора активизации входов, выход второго блока регистров соединен с информационным выходом процессора активизации входов, первый информационный вход блока ввода и второй информационный вход первого блока регистров соединены между собой и соединены с первым информационным входом процессора активизации входов, второй информационный вход блока ввода соединен со вторым информационным входом процессора активизации входов, управляющие входы блока ввода, блока управления и первого блока регистров соединены между собой и соединены с управляющим входом процессора активизации входов.

Кроме того, тем, что процессор активизации выходов содержит блок управления, первый выход которого соединен с входом ключевой схемы, второй выход блока управления соединен с управляющим входом третьего регистра, третий выход блока управления соединен с управляющим входом второго регистра, четвертый выход соединен с управляющим входом первого регистра, пятый выход блока управления соединен с управляющим входом арифметико-логического блока, шестой выход блока управления соединен с управляющим входом блока формирования адреса, вход которого соединен с выходом первого регистра, а выход блока формирования адреса соединен с адресным выходом процессора активизации выходов, второй выход арифметико-логического блока соединен с первым информационным выходом процессора активизации выходов и с входом ключевой схемы, выход которой соединен со вторым информационным выходом процессора активизации выходов, первый вход арифметико-логического блока соединен с выходом первого регистра, второй вход арифметико-логического блока соединен с выходом второго регистра, третий вход арифметико-логического блока соединен с выходом третьего регистра, информационные входы первого, второго, третьего регистров соединены между собой и подключены к информационному входу процессора активизации выходов, первый управляющий вход блока управления соединен с управляющим входом процессора активизации выходов, второй управляющий вход блока управления соединен с выходом арифметико-логического блока.

Заявленное устройство для моделирования цифровых схем поясняется при помощи схем приведенных на фиг.1-7.

При этом на фиг.1 представлена блок-схема устройства для моделирования цифровых схем;

на фиг.2 - блок-схема процессора управления;

на фиг.3 - блок-схема процессора активизации входов;

на фиг.4 - блок-схема процессора активизации выходов;

на фиг.5 - структура организации слов в запоминающем блоке входов;

на фиг.6 - структура организации слов в запоминающем блоке выходов;

на фиг.7 - структура организации слов в запоминающем блоке топологии схемы.

Устройство для моделирования цифровых схем содержит запоминающий блок очереди событий 1, счетчик адресов 2, процессор управления 3, регистр входных переменных 4, процессор активизации входов 5, запоминающий блок топологии схемы 6, первую схему разрешения доступа 7, вторую схему разрешения доступа 8, запоминающий блок входов 9, третью схему разрешения доступа 10, запоминающий блок выходов 11, процессор активизации выходов 12, процессор анализа 13.

При этом выход блока очереди событий 1 соединен с первым информационным входом процессора управления 3 и информационным входом регистра входных переменных 4. С информационным входом запоминающего блока очереди событий 1 соединен первый информационный выход процессора управления 3, а с адресным входом запоминающего блока очереди событий соединен выход счетчика адресов 2. Адресный выход процессора управления 3 соединен с входом счетчика адресов 2. Первый и второй управляющие выходы процессора управления 3 соединены соответственно с управляющими входами регистра входных переменных 4 и процессора активизации входов 5, которые соединены между собой. Выход процессора анализа 13 соединен со вторым информационным входом процессора управления 3. Третий управляющий выход процессора управления 3 соединен с управляющим входом процессора активизации выходов 12. Первый информационный вход процессора анализа 13 соединен со вторым информационным выходу процессора активизации выходов 12.

Кроме того, адресный выход процессора активизации выходов 12 соединен со вторыми адресными входами первого, второго и третьего блоков разрешения доступа 7, 8, 9. Первый информационный выход процессора активизации выходов 12 соединен с третьими информационными входами первого, второго, третьего блоков разрешения доступа 7, 8, 9. Информационный вход процессора активизации выходов 12 соединен с третьими информационными выходами первого, второго, третьего блоков разрешения доступа 7, 8, 9.

Адресный выход процессора активизации входов 5 соединен с первыми адресными входами первого, второго и третьего блоков разрешения доступа 7, 8, 9, а информационный выход процессора активизации входов 5 соединен с первыми информационными входами первого, второго и третьего блоков разрешения доступа 7, 8, 9. Второй информационный вход процессора активизации входов 5 соединен с первыми информационными выходами первого, второго, третьего блоков разрешения доступа 7, 8, 9, также второй информационный вход процессора активизации входов 5 соединен с первыми информационными выходами первого, второго, третьего блоков разрешения доступа 7, 8, 9. Второй информационный выход первого блока разрешения доступа 7 соединен с информационным входом запоминающего блока топологии схемы 6. Адресный выход первого блока разрешения доступа 7 соединен с адресным входом запоминающего блока топологии схемы 6, выход которого соединен со вторым информационным входом первого блока разрешения доступа 7. Второй информационный выход второго блока разрешения доступа 8 соединен с информационным входом запоминающего блока входов 9. Адресный выход второго блока разрешения доступа 8 соединен с адресным входом запоминающего блока входов 9. Информационный выход которого соединен со вторым информационным входом второго блока разрешения доступа 8. Второй информационный выход третьего блока разрешения доступа 10 соединен с информационным входом запоминающего блока выходов 11. Адресный выход третьего блока разрешения доступа 10 соединен с адресным входом запоминающего блока выходов 11. Информационный выход которого соединен со вторым информационным входом третьего блока разрешения доступа 11 и вторым информационным входом процессора анализа 13.

Процессор управления 3 содержит блок управления 14, счетчик циклов 15. счетчик тактов 16, первый регистр 17, второй регистр 18, первую ключевую схему 19, вторую ключевую схему 20, схему анализа 21, арифметико-логический блок 22.

При этом первый управляющий выход которого соединен с управляющим входом первого регистра 17. Второй управляющий выход блока управления 14 соединен с управляющим входом счетчика тактов 16. Третий управляющий выход блока управления 14 соединен с управляющим входом счетчика циклов 15. Четвертый управляющий выход блока управления 14 соединен с первым управляющим выходом процессора управления 3. Пятый управляющий выход блока управления 14 соединен с входами разрешения первой и второй ключевых схем 19 и 20. Шестой управляющий выход блока управления 14 соединен с вторым управляющим выходом процессора управления 3. Седьмой управляющий выход блока управления 14 соединен с третьим управляющим выходом процессора управления 3. Адресный выход блока управления 14 соединен с адресным выходом процессора управления 3. Выход первого регистра 17 соединен с первым входом первой ключевой схемы 20 и входом второго регистра 18, выход которого соединен с первым входом второй ключевой схемы 19, второй вход которой соединен с выходом счетчика тактов 16. Третий вход второй ключевой схемы 19 соединен со выходом счетчика циклов 15. Выход первой ключевой схемы 19 соединен с первым входом арифметико-логического блока 22. Второй вход которого соединен с выходом второй ключевой схемы 20. Второй выход арифметико-логического блока 22 соединен с информационным выходом процессора управления 3. Первый выход арифметико-логического блока 22 соединен со входом схемы анализа 21, выход которой соединен с входом блока управления 14. Выходы счетчика циклов 15, счетчика тактов 16 и второй вход второй ключевой схемы 20 соединены между собой и соединены с первым информационным входом процессора управления 3. Вход первого регистра 17 соединен со вторым информационным входом процессора управления 3.

Процессор активизации входов 5 содержит блок ввода 23, блок управления 24, первый блок регистров 25, блок формирования адреса 26, арифметико-логический блок 27, второй блок регистров 28.

При этом выход блока ввода соединен со вторым входом блока формирования адреса 26, а вход блока ввода 23 соединен с первым выходом блока управления 24. Второй выход которого с первым входом блока формирования адреса 26. Третий выход блока управления 24 соединен с третьим входом арифметико-логического блока 27, первый выход которого соединен с третьим входом блока формирования адреса 26. Первый вход арифметико-логического блока 27 соединен с выходом первого блока регистров 25. Второй вход арифметико-логического блока 27 соединен с выходом второго блока регистров 28, а выход арифметико-логического блока 27 соединен с входом второго блока регистров 28. Выход блока формирования адреса 26 соединен с адресным выходом процессора активизации входов 5. Выход второго блока регистров 28 соединен с информационным выходом процессора активизации входов 5. Первый информационный вход блока ввода 23 и второй информационный вход первого блока регистров 25 соединены между собой и соединены с первым информационным входом процессора активизации входов 5. Второй информационный вход блока ввода 23 соединен со вторым информационным входом процессора активизации входов 5. Управляющие входы блока ввода 23, блока управления 24 и первого блока регистров 25 соединены между собой и соединены с управляющим входом процессора активизации входов 5.

Процессор активизации выходов 12 содержит блок управления 29, первый регистр 30, второй регистр 31, третий регистр 32, блок формирования адреса 33, арифметико-логический блок 34, ключевую схему 35.

При этом, первый выход блока управления 29 соединен с входом ключевой схемы 35. Второй выход блока управления 29 соединен с управляющим входом третьего регистра 32. Третий выход блока управления 29 соединен с управляющим входом второго регистра 31. Четвертый выход соединен с управляющим входом первого регистра 30. Пятый выход блока управления 29 соединен с управляющим входом арифметико-логического блока 34. Шестой выход блока управления 29 соединен с управляющим входом блока формирования адреса 33, вход которого соединен с выходом первого регистра 30. Выход блока формирования адреса 33 соединен с адресным выходом процессора активизации выходов 12. Второй выход арифметико-логического блока 34 соединен с первым информационным выходом процессора активизации выходов 12 и с входом ключевой схемы 35, выход которой соединен со вторым информационным выходом процессора активизации выходов 12. Первый вход арифметико-логического блока 34 соединен с выходом первого регистра 30. Второй вход арифметико-логического блока 34 соединен с выходом второго регистра 31. Третий вход арифметико-логического блока 34 соединен с выходом третьего регистра 32. Информационные входы первого, второго, третьего регистров 30, 31 и 32 соединены между собой и подключены к информационному входу процессора активизации выходов 12. Первый управляющий вход блока управления 29 соединен с управляющим входом процессора активизации выходов 12. Второй управляющий вход блока управления 29 соединен с выходом арифметико-логического блока 34.

Структура организации слов в запоминающем блоке топологии схемы содержит поле номера элемента 36, поле входов 37, поле выходов 38, поле признака модели 39, поле признака типа элементов 40.

Структура организации слов в запоминающем блоке входов содержит поле номера итерации 41, поле номера такта 42, поле типа элемента 43, поле входов 44, поле признака состязаний 45, поле признака возбуждения 46.

Структура организации слов в запоминающем блоке выходов содержит поле номера итерации 47, поле номера такта 48, поле номера элемента 49, поле выходов 50, поле признака возбуждения 51.

Устройство работает следующим образом.

Устройство имеет четыре режима работы, а именно: генерация входных переменных, активизация входов элементов, активизация выходов элементов, активизация выходов элементов, анализ результатов моделирования. Особенностью устройства является возможность перекрытия во времени указанных режимов, что создается выделением индивидуального процессора для каждого режима работы и оперативным обменом информацией между процессорами. При поступлении внешнего сигнала о начале работы процессор управления 3 формирует адрес на счетчике адресов 2, который подается на запоминающий блок очереди событий 1. Считанная из запоминающего блока очереди событий 1 информация записывается в регистр входных переменных 4 при поступлении управляющего сигнала с процессора управления 3. Эта информация представляет собой входные воздействия, поступающие на моделируемую схему. Это могут быть контролирующий тест, диагностический тест или установочный набор. Регистр входных переменных 4 выполняет функцию буферного регистра для постоянного поддержания значений входных сигналов моделируемой схемы до выполнения всех итераций.

Процессор управления 3 подает управляющие сигналы начала работы на процессор активизации входов 5 и процессор активизации выходов (12). Код входных переменных с регистра входных переменных 4 поступает на процессор активизации входов 5, который предназначен для приема входных переменных из регистра входных переменных 4 или запоминающего блока выходов II и присваивания значений выхода элемента или входа схемы тем входам элементов схемы, которые соединены с данной входной линией или с выходом рассматриваемого активного элемента. Процессор активизации входов 5 вызывает из запоминающего блока топологии схемы 6 информацию о соединении конкретного входа схемы (входа схемы, где имеются значения сигналов, равные логической единице) с входом конкретного элемента моделируемой схемы. В процессоре активизации входов 5 формируется адрес элемента, который через первый блок разрешения доступа 7 поступает в запоминающий блок топологии схемы 6. Информация, выбранная по данному адресу, поступает из запоминающего блока топологии схемы 6 на первый блок разрешения доступа 7, а с него на (второй) информационный вход процессора активизации входов 5. Информация в запоминающем блоке топологии схемы 6 выбирается по принципу ассоциативного поиска по коду, хранящемуся в поле номера элемента 36. Причем, входные линии схемы также имеют свой код поиска. В поле входов 37 находится информация, указывающая с какими входами элементов соединен выход данного элемента или входа схемы. По этой информации процессор активизации входов 5 присваивает определенные значения входам соединенных с данным выходом элементов и засылает через второй блок разрешения доступа 8 в запоминающий блок входов 9 по всем входным линиям схемы в соответствии с топологической моделью схемы. В поле признака возбуждения 46 слова в запоминающем блоке входов 9 заносится код возбуждения, если окажутся возбужденными все входы некоторого элемента за время моделирования.

Процессор активизации выходов 12 производит опрос элементов с активными по принципу ассоциативного опроса в запоминающем блоке входов 9. При наличии таких элементов процессора активизации выходов 12 запрашивает топологическую и функциональные модели возбужденного элемента из запоминающего блока топологии схемы 6. В соответствии с входными значениями и особенностью модели элемента процессор активизации выходов 12 вычисляет выходное значение элемента и записывает в запоминающий блок выходов II через третий блок разрешения доступа 10 значения активного выхода элементов схемы и в поле признака возбуждения 51 заносится код, соответствующий коду возбуждения выхода элемента на данном такте моделирования. Адреса записываемой ячейки формируется также в процессоре активизации выходов 12.

Моделирование схемы осуществляется методом простых итераций, при котором выход элемента возбуждается в текущем такте, если в предыдущем такте все его выходы были возбуждены. В устройстве реализовано одновременное моделирование входов и выходов разных элементов схемы. Для этого используются признаки возбуждения, записываемые в запоминающие блоки топологии схемы 6, входов 9 и выходов II.

Запоминающий блок топологии схемы 6 реализован по ассоциативному принципу. Поиск информации в нем осуществляется по содержимому поля номера элементов 36 и поля признака модели 39. При этом в запоминающем блоке 6 хранится информация двух типов: топология связей элементов и функциональные модели элементов. Различие указанной информации осуществляется по содержимому поля-признака модели 39. Поле входов 37 и поле выходов 38 содержат информацию о связях выходов и входов элемента и функциональных значениях входов и выходов схемы в функциональной модели. Для записи модели элемента в запоминающем блоке топологии схемы 6 требуется несколько строк. Значения поля номера элемента 36 и поля признака типа элемента 40 позволяют резервировать в нем требуемое число строк.

Адресная и управляющая информация и данные в блок 6 и из блока 6 передаются через первый блок разрешения доступа 7. При одновременном поступлении запросов с процессоров 5 и 12 производится приоритетное обслуживание процессора обслуживающего элемента с меньшим номером или подавшего сигнал обращения первым.

Второй блок разрешения доступа 8 предназначен для разрешения обмена информацией между процессорами 5 и 12 и запоминающим блоком 9, в который подается адрес запрашиваемой информации или адрес ячейки, куда записывается информация. Блок разрешения доступа 8 передает также информацию от запоминающего блока 9 на процессор 5 или 12. Слово запоминающего блока входов 9 разбивается на поле номера интеграции 41, поле номера такта 42, поле номера элемента 43, поле значений входов 44, поле признака состязания 45 и поле признака возбуждения 46. Поле признака состязания 45 заполняется процессором активизации входов. Если в одном и том же такте произойдет недопустимое изменение значения входов (изменения, вызывающие ложное срабатывание элемента или установление элемента в неизвестное состояние), то процессор 5 записывает в поле 45 код, соответствующий признаку состязания. При наличии нескольких элементов в схеме, входы которых возбуждены, процессор активизации выходов 12 обрабатывает тот элемент схемы, который имеет наименьший номер. В это же время, т.е. в перерыве между обращениями процессора 12 к блоку 9, процессор 5 записывает значения возбужденных выходов других элементов схемы входам связанных с ним элементов. Возможно присвоение процессорами 5 и 12 возбужденных значений входов и выходов элементов схемы соответствующие разным тактам времени. Однако, обязательным условием является обработка возбужденных значений входов и выходов в пределах одного такта процессорами 5 и 12 полностью. Посредством третьего блока разрешения доступа 10 производится обмен адресной и управляющей информацией и данными между процессорами 5 и 12 и запоминающем блоком II, построенном по принципу ассоциативного поиска. При этом слово в запоминающем блоке II разбивается на поле номера итерации 47, поле номера такта 48, поле номера элемента 49, поле значений выходов 50 и поле признака возбуждения 51. Опрос от процессора активизации входов 5 производится по полю признака возбуждения 51, а от процессора активизации выходов 12 по полю номера элемента 49.

В запоминающих блоках 6, 9, 11 адрес служит для задания маски опроса, т.е. с помощью адреса маскируются те поля слова опрашиваемого запоминающего блока, которые не являются признаками опроса.

Информация из запоминающего блока II поступает также и в процессор анализа 13, предназначенного для вычисления результата итерации по состоянию выходов элементов в каждом такте и цикле, для вынесения решения о числе тактов и итераций. Исходная информация на процессор 13 поступает также с процессора 12. По информации, поступающей в процессор 13 из запоминающего блока II можно судить о состоянии элементов моделируемой схемы после каждого такта, а по информации, поступающей в указанный блок II из процессора 12, можно судить о состоянии элементов как в предыдущем такте, так и в последующих тактах и итерациях и о конце такта и итерации. Результат анализа из процессора 13 поступают на процессор управления 3. Процессор управления 3 выносит решение о продолжении процесса моделирования, а также записывает в запоминающее устройство I результаты моделирования в каждом такте и в каждой итерации. Эти значения свидетельствуют о функционировании моделируемой схемы или о корректности подаваемого на вход схемы теста или установочного набора.

А блок управления 14 процессора управления 3 после поступления сигнала о начале работы формирует на своем адресном выходе адрес ячейки запоминающего блока очереди событий I, где записана первая входная переменная, а также подает управляющие сигналы для регистра входных переменных 4 и процессоров активизации входов 5 и выходов 12. При этом на счетчик циклов 15 подаются сигналы о начале итерации и начале такта в итерации. На информационные входы процессора 3 поступает информация из запоминающего блока I и из процессора анализа. В первом случае информация содержит вызываемые из запоминающего блока очереди событий I служебные данные. При приеме этой информации процессор управления 3 в зависимости от назначения разрешает ее прохождение на регистр входных переменных 4, если это входная переменная, и запрещает ее прохождение, если это служебные данные, путем подачи соответствующего управляющего сигнала с блока управления 14.

Эта информация записывается в счетчик тактов 16, в счетчик циклов 15 или через первую ключевую схему 19 в арифметико-логический блок 22 при поступлении соответствующих сигналов управления 14. Информация с процессора анализа 13 поступает на первый регистр 14 и записывается в него при поступлении управляющего сигнала с блока управления 14. Информация, записанная в первом 17 и втором 18 регистрах, а также в счетчике 16 и счетчике циклов 15 подается для анализа через первую 19 и вторую 20 ключевые схемы на арифметико-логический блок 22. В этом блоке производится сравнение номеров предыдущего и настоящего такта и итерации, сравнение значений логических сигналов на выходах логических элементов в разных тактах, итерациях или входных наборах, подача результата операции на запоминающий блок I, выдача в соответствующем виде информации в блок анализа 21.

В блоке анализа 21 производится формирование сигнала о конце моделирования в заданном такте, итерации или входном наборе, формирование номеров элементов, которые дают состязания на различных входных наборах или итерациях, а также подача результата в блок управления 14 для формирования адреса следующей входной переменной или следующего обращения к запоминающему блоку очереди событий I. В блоке анализа 21 формируются также сигнал на повторение тех или иных этапов моделирования схемы для уточнения или повторного анализа схемы.

В процессоре активации входов 5 ввод информации для обработки производится при поступлении управляющего сигнала с процессора управления 3. Информация, поступающая с регистра входных переменных 4 и из запоминающих блоков топологии схемы 6, входов 9 и выходов II, записывается в блок ввода 23 и первый блок регистров 25. Причем, информация, поступающая из регистра входных переменных 4, записывается только в блок ввода 23, а информация, поступающая из запоминающих блоков 6, 9, 11, - блок ввода 23 и первый блок регистров 25. В первом случае информация используется для формирования адресов ячеек запоминающих блоков 6, 9, 11 и выборки из них или записи в них списка соединения элемента и ее функциональной модели, данные о состоянии входов и выходов схемы соответственно. В первом блоке регистров 25 записывается информация в разные регистры от разных источников. Блок управления 24 предназначен для управления работой блоков и их временной синхронизации. Адрес для обращения к запоминающим блокам 6, 9, 11 формируется в блоке формирования адресов 26. Операционной частью процессора 5 является арифметико-логический блок 27 и второй блок регистров 28, где выполняются операции сравнения слов, преобразование слов, вычитание и логические операции И, ИЛИ и ЭКВИВАЛЕНТНОСТЬ. Второй блок регистров 28 выполняет функции хранения промежуточных результатов вычислений, т.е. аккумулятора. При преобразовании слов в арифметико-логическом блоке 27 формируются признаки возбуждения входов элементов, а также признак возникновения состязаний при присвоении значений сигналов входам элемента. Блок формирования адреса 26 формирует адрес обращения к запоминающим блокам в зависимости от информации, поступающей из арифметико-логического блока 27 и блока ввода 23 при поступлении управляющего сигнала с блока управления 24.

В процессоре активации выходов 12 блок управления 29 предназначен для управления приемов и выдачей информации, а также синхронизацией режимов работы блоков. Информация, поступающая из запоминающих блоков 6, 9, 11, записывается в первый 30, второй 31 и третий 32 регистры. Адрес обращения формируется в блоке формирования адреса 33 по результатам вычислений в арифметико-логическом блоке 34 и содержимому первого регистра 30 при поступлении управляющего сигнала из блока управления 29. Арифметико-логический блок 34 предназначен для формирования признака возбуждений выходов и записи этого признака в запоминающий блок выходов 11, опроса возбужденных входов, анализа состояния элемента по его функциональной модели и состоянию сигналов на его входах. Информацию о состоянии выходов элементов схемы, наличии состязаний, о состоянии входов схемы арифметико-логический блок 34 через ключевую схему 35 при наличии управляющего сигнала из блока управления 29 передает в процессор анализа 13.

На блок управления 29 поступают управляющие сигналы из процессора управления 13 и из арифметико-логического блока 34, которые предназначены для задания режимов его работы и синхронизации.

Заявленное устройство моделирования цифровых схем позволяет в два раза сократить время моделирования схемы. Это свойство устройства очень важно, так как в настоящее время на моделирование схемы затрачивается такое же время, как на разработку контролирующих и диагностирующих тестов. Существующие устройства подобного типа, а также универсальная ЭВМ при моделировании цифровой схемы требует построения или аппаратной модели в первом случае или специальной памяти для хранения информации процесса моделирования во втором случае. Физическая модель схемы получается громоздкой, так как требуется моделировать схему на вентильном уровне. Применение универсальной ЭВМ требует большой памяти и времени моделирования. Многопроцессорная реализация устройства и учет специфических операций обработки, поиска и хранения массивов информации при разработке архитектуры устройства позволило достичь значительного быстродействия.

Заявленное устройство может быть использовано для моделирования схем с различной элементной базой, изменяя содержимое запоминающего блока топологии схемы.

Устройство может быть использовано для анализа схем на наличие состязаний и рисков сбоя, проверки начального состояния схемы, проверка эффективности контролирующих и диагностирующих процедур.

В настоящее время промышленностью не выпускаются устройства подобного типа. Однако, их применение при моделировании схем на всех стадиях проектирования и реализации является целесообразным из-за высокого быстродействия, возможности оперативной смены объекта моделирования и получения полной и достоверной информации о моделируемом объекте.

Введение вышеописанных блоков позволит осуществить при моделировании цифровой схемы параллельную активацию ее элементов с учетом задержек срабатывания их и определением наличия рисков сбоя и состязаний и получить полную информацию о состоянии моделируемой схемы за короткий промежуток времени.

1. Устройство для моделирования цифровых схем, содержащее запоминающий блок очереди событий, запоминающий блок входов, запоминающий блок выходов, процессор анализа, отличающееся тем, что выход блока очереди событий соединен с первым информационным входом процессора управления и информационным входом регистра входных переменных, с информационным входом запоминающего блока очереди событий соединен первый информационный выход процессора управления, а с адресным входом запоминающего блока очереди событий соединен выход счетчика адресов, при этом адресный выход процессора управления соединен с входом счетчика адресов, кроме того, первый и второй управляющие выходы процессора управления соединены соответственно с управляющими входами регистра входных переменных и процессора активизации входов, которые соединены между собой, а выход процессора анализа соединен со вторым информационным входом процессора управления, третий управляющий выход процессора управления соединен с управляющим входом процессора активизации выходов, первый информационный вход процессора анализа соединен со вторым информационным выходом процессора активизации выходов, при этом адресный выход процессора активизации выходов соединен со вторыми адресными входами первого, второго и третьего блоков разрешения доступа, первый информационный выход процессора активизации выходов соединен с третьими информационными входами первого, второго, третьего блоков разрешения доступа, информационный вход процессора активизации выходов соединен с третьими информационными выходами первого, второго, третьего блоков разрешения доступа, при этом адресный выход процессора активизации входов соединен с первыми адресными входами первого, второго и третьего блоков разрешения доступа, а информационный выход процессора активизации входов соединен с первыми информационными входами первого, второго и третьего блоков разрешения доступа, кроме того, второй информационный вход процессора активизации входов соединен с первыми информационными выходами первого, второго, третьего блоков разрешения доступа, также второй информационный вход процессора активизации входов соединен с первыми информационными выходами первого, второго, третьего блоков разрешения доступа, кроме того, второй информационный выход первого блока разрешения доступа соединен с информационным входом запоминающего блока топологии схемы, адресный выход первого блока разрешения доступа соединен с адресным входом запоминающего блока топологии схемы, выход которого соединен со вторым информационным входом первого блока разрешения доступа, также второй информационный выход второго блока разрешения доступа соединен с информационным входом запоминающего блока входов, адресный выход второго блока разрешения доступа соединен с адресным входом запоминающего блока входов, информационный выход которого соединен со вторым информационным входом второго блока разрешения доступа, также второй информационный выход третьего блока разрешения доступа соединен с информационным входом запоминающего блока выходов, адресный выход третьего блока разрешения доступа соединен с адресным входом запоминающего блока выходов, информационный выход которого соединен со вторым информационным входом третьего блока разрешения доступа и вторым информационным входом процессора анализа.

2. Устройство по п.1, отличающееся тем, что процессор управления содержит блок управления, первый управляющий выход которого соединен с управляющим входом первого регистра, второй управляющий выход блока управления соединен с управляющим входом счетчика тактов, третий управляющий выход блока управления соединен с управляющим входом счетчика циклов, четвертый управляющий выход блока управления соединен с первым управляющим выходом процессора управления, пятый управляющий выход блока управления соединен с входами разрешения первой и второй ключевых схем, шестой управляющий выход блока управления соединен с вторым управляющим выходом процессора управления, седьмой управляющий выход блока управления соединен с третьим управляющим выходом процессора управления, адресный выход блока управления соединен с адресным выходом процессора управления, выход первого регистра соединен с первым входом первой ключевой схемы и входом второго регистра, выход которого соединен с первым входом второй ключевой схемы, второй вход которой соединен с выходом счетчика тактов, а третий вход второй ключевой схемы соединен с выходом счетчика циклов, выход первой ключевой схемы соединен с первым входом арифметико-логического блока, второй вход которого соединен с выходом второй ключевой схемы, а второй выход арифметико-логического блока соединен с информационным выходом процессора управления, первый выход арифметико-логического блока соединен со входом схемы анализа, выход которой соединен с входом блока управления, выходы счетчика циклов, счетчика тактов и второй вход второй ключевой схемы соединены между собой и соединены с первым информационным входом процессора управления, вход первого регистра соединен со вторым информационным входом процессора управления.

3. Устройство по п.1, отличающееся тем, что процессор активизации входов содержит блок ввода, выход которого соединен со вторым входом блока формирования адреса, а вход блока ввода соединен с первым выходом блока управления, второй выход которого соединен с первым входом блока формирования адреса, а третий выход блока управления соединен с третьим входом арифметико-логического блока, первый выход которого соединен с третьим входом блока формирования адреса, первый вход арифметико-логического блока соединен с выходом первого блока регистров, второй вход арифметико-логического блока соединен с выходом второго блока регистров, а выход арифметико-логического блока соединен с входом второго блока регистров, выход блока формирования адреса соединен с адресным выходом процессора активизации входов, выход второго блока регистров соединен с информационным выходом процессора активизации входов, первый информационный вход блока ввода и второй информационный вход первого блока регистров соединены между собой и соединены с первым информационным входом процессора активизации входов, второй информационный вход блока ввода соединен со вторым информационным входом процессора активизации входов, управляющие входы блока ввода, блока управления и первого блока регистров соединены между собой и соединены с управляющим входом процессора активизации входов.

4. Устройство по п.1, отличающееся тем, что процессор активизации выходов содержит блок управления, первый выход которого соединен с входом ключевой схемы, второй выход блока управления соединен с управляющим входом третьего регистра, третий выход блока управления соединен с управляющим входом второго регистра, четвертый выход соединен с управляющим входом первого регистра, пятый выход блока управления соединен с управляющим входом арифметико-логического блока, шестой выход блока управления соединен с управляющим входом блока формирования адреса, вход которого соединен с выходом первого регистра, а выход блока формирования адреса соединен с адресным выходом процессора активизации выходов, второй выход арифметико-логического блока соединен с первым информационным выходом процессора активизации выходов и с входом ключевой схемы, выход которой соединен со вторым информационным выходом процессора активизации выходов, первый вход арифметико-логического блока соединен с выходом первого регистра, второй вход арифметико-логического блока соединен с выходом второго регистра, третий вход арифметико-логического блока соединен с выходом третьего регистра, информационные входы первого, второго, третьего регистров соединены между собой и подключены к информационному входу процессора активизации выходов, первый управляющий вход блока управления соединен с управляющим входом процессора активизации выходов, второй управляющий вход блока управления соединен с выходом арифметико-логического блока.