Делитель частоты

Предлагаемая полезная модель относится к цифровой электронной технике и может быть использована в синхронизаторах цифровых систем для формирования сетки импульсов. Делитель частоты содержит двоичный счетчик из N счетных триггеров, выходы которых являются выходами счетчика и устройства, при этом выход каждого предыдущего счетного триггера подключен к С-входу каждого последующего счетного триггера, С-вход первого счетного триггера подключен к шине тактовой частоты, J- и К-входы всех счетных триггеров подключены к шине логической единицы, причем N-й выход двоичного счетчика подключен через дифференцирующую схему к таймеру, выход которого подключен к С-входу D-триггера, выход которого подключен к индикатору, а S-вход подключен к шине сброса. Для повышения надежности контроля функционирования делителя частоты введен второй D-триггер, выход которого подключен к D-входу первого D-триггера, выход дифференцирующей схемы подключен к R-входу второго D-триггера, выход таймера подключен к С-входу второго D-триггера, при этом D-вход второго D-триггера подключен к шине логической единицы.

Предлагаемая полезная модель относится к цифровой электронной технике и может быть использована в синхронизаторах цифровых систем для формирования сетки импульсов.

Известны делители частоты (см. Счетчики и делители частоты. http://www.diagram.com.ua/info/rad_nach/17.shtml), содержащие три счетных триггера, выход каждого предыдущего счетного триггера подключен к С-входу каждого последующего, С-вход первого счетного триггера подключен к шине тактовой частоты, выход последнего счетного триггера является выходом устройства, R-входы всех счетных триггеров подключены к шине установки в ноль.

Недостатком устройства является отсутствие контроля его функционирования.

Наиболее близким техническим решением к предлагаемому является делитель частоты (см. Делитель частоты. Слепов Ю.В., Блинов Ю.П., Скопачев В.Д., Черкасов В.А., патент на полезную модель 85705 от 12.02.2009 г.), содержащий двоичный счетчик из N счетных триггеров, выходы которых являются выходами счетчика и устройства, при этом выход - каждого предыдущего счетного триггера подключен к С-входу каждого последующего счетного триггера, С-вход первого счетного триггера подключен к шине тактовой частоты, J- и К-входы всех счетных триггеров подключены к шине логической единицы, дифференцирующую схему, кипп-реле (таймер), D-триггер и индикатор, причем N-й выход двоичного счетчика подключен к D-входу D-триггера и через дифференцирующую схему ко входу запуска кипп-реле, выход которого подключен к С-входу D-триггера, R-вход которого подключен к шине сброса, а выход - к индикатору.

Недостатком устройства является низкая надежность из-за слабого контроля функционирования делителя частоты.

Техническим результатом предлагаемой полезной модели является повышение надежности контроля функционирования делителя частоты.

Сущность полезной модели состоит в том, что делитель частоты содержит двоичный счетчик из N счетных триггеров, выходы которых являются выходами счетчика и устройства, при этом выход каждого предыдущего счетного триггера подключен к С-входу каждого последующего счетного триггера, С-вход первого счетного триггера подключен к шине тактовой частоты, J- и К-входы всех счетных триггеров подключены к шине логической единицы, причем N-й выход двоичного счетчика подключен через дифференцирующую схему к таймеру, выход которого подключен к С-входу D-триггера, выход которого подключен к индикатору, а S-вход подключен к шине сброса.

Новым в предлагаемой полезной модели является введение второго D-триггера, выход которого подключен к D-входу первого D-триггера, выход дифференцирующей схемы подключен к R-входу второго D-триггера, выход таймера подключен к С-входу второго D-триггера, при этом D-вход второго D-триггера подключен к шине логической единицы.

Время переполнения таймера выбрано таким, что при правильной работе делителя частоты на выходе таймера появляется только один импульс переполнения, которого недостаточно, чтобы продвинуть сигнал неисправности до индикатора. При увеличении частоты меандра на выходе счетчика таймер сбрасывается, не успевая переполняться, и первый D-триггер остается после сброса в состоянии неисправности и включает индикатор. При пропадании или уменьшении частоты меандра на выходе счетчика таймер выдает импульс переполнения более двух раз, и сигнал неисправности продвигается до индикатора и включает его. Этим обеспечивается повышение надежности контроля функционирования делителя частоты при любых изменениях частоты относительно номинальной.

На Фиг.1 представлена схема делителя частоты.

Делитель частоты содержит двоичный счетчик 1 из N счетных триггеров, выходы которых являются выходами счетчика и устройства, при этом выход каждого предыдущего счетного триггера подключен к С-входу каждого последующего счетного триггера, С-вход первого счетного триггера подключен к шине тактовой частоты, J- и К-входы всех счетных триггеров подключены к шине логической единицы, дифференцирующую схему 2, таймер 3, D-триггер 4, D-триггер 5 и индикатор 6, причем N-й выход двоичного счетчика 1 подключен к дифференцирующей схеме 2, выход которой подключен к R-входу D-триггера 4 и к входу сброса таймера 3, выход которого подключен к С-входам D-триггеров 4 и 5, выход D-триггера 4 подключен к D-входу D-триггера 5, выход которого подключен к индикатору 6, при этом D-вход D-триггера 4 подключен к шине логической единицы, а S-вход D-триггера 5 подключен к шине сброса.

Делитель частоты, работа которого поясняется временной диаграммой фиг.2, функционирует следующим образом.

При правильной работе делителя частоты на N-ом выходе счетчика 1 будет формироваться меандр с периодом TвыхN равным:

TвыхN=(1/Fт)*2^N,

где Fт - входная частота счетчика 1.

В момент времени Т1 (диаграмма фиг.1) D-триггер 5 устанавливается в состояние неисправности.

Положительные перепады меандра на N-м выходе счетчика 1 (момент Т2 на фиг.2), выделенные дифференцирующей схемой 2, сбрасывают D-триггер 4 и таймер 3, время переполнения которого Тпер выбрано из условия: 0,5ТвыхN<Тпер<ТвыхN. Выходной импульс переполнения таймера 3 (момент времени Т3), поданный на С-входы D-триггеров 4 и 5, сдвигает нулевое значение сброшенного D-триггера 4 в D-триггер 5. При выбранном значении Тпер на выходе таймера 3 возникнет только один импульс переполнения, D-триггер 5 останется в нулевом состоянии и индикатор 6 будет выключен.

Неисправность делителя частоты обязательно проявится на N-м выходе счетчика 1 либо в виде увеличения частоты меандра, т.е. уменьшения его периода, либо в виде уменьшения частоты меандра или его отсутствия, т.е. наличия постоянного единичного или нулевого логического уровня.

При уменьшении частоты меандра на N-ом выходе двоичного счетчика 1 (на фиг.2 уменьшение частоты в два раза с момента Т4 показано пунктиром) на один импульс с выхода дифференцирующей схемы 2 приходится два импульса переполнения на выходе таймера 3, единичная информация из D-триггера 4 сдвигается в D-триггер 5 и индикатор 6 включается.

При отсутствии меандра на N-ом выходе двоичного счетчика 1 на выходе дифференцирующей схемы 2 импульсов не будет, импульсы переполнения на выходе таймера 3 будут появляться периодически, единичная информация из D-триггера 4 сдвигается в D-триггер 5 и индикатор 6 включается.

При увеличении частоты меандра на N-ом выходе двоичного счетчика 1 импульсы с выхода дифференцирующей схемы 2 чаще сбрасывают таймер 3, не позволяя ему переполняться, информация из D-триггера 4 не сдвигается в D-триггер 5 и последний остается установленным в состояние неисправности после сброса, индикатор 6 остается включенным.

Таким образом, увеличивается надежность контроля функционирования делителя частоты при любых изменениях частоты относительно номинальной.

Делитель частоты, содержащий двоичный счетчик из N счетных триггеров, выходы которых являются выходами счетчика и устройства, при этом выход каждого предыдущего счетного триггера подключен к С-входу каждого последующего счетного триггера, С-вход первого счетного триггера подключен к шине тактовой частоты, J- и К-входы всех счетных триггеров подключены к шине логической единицы, причем N-й выход двоичного счетчика подключен через дифференцирующую схему к таймеру, выход которого подключен к С-входу D-триггера, выход которого подключен к индикатору, а S-вход подключен к шине сброса, отличающийся тем, что введен второй D-триггер, выход которого подключен к D-входу первого D-триггера, выход дифференцирующей схемы подключен к R-входу второго D-триггера, выход таймера подключен к С-входу второго D-триггера, при этом D-вход второго D-триггера подключен к шине логической единицы.