Запоминающее устройство с последовательным доступом

О П И С А Н И Е (п)982084

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскмх

Социалмстмческмх

Республик (6t ) Дополнительное к авт. свид-ву (22)Запале"î 28.05.81 (21) 3292004/18-24 (5E)M. Ka . с присоединением заявки №

G 11 С 9/00 (23) Приоритет

Вкудерстеенный комнтет

СССР вв лелем нзаеретеннй н открытий

Опубликовано 15. 12. 82. Бюллетень № 46 (53) УДК 681. 327.. 6 (088. 8 ) Дата опубликования описания 15. 12. 82

В.Ф. Нестерук и С.Н. Дьяков (72) Авторы изобретения с

f i с д

Омский политехнический институт

{7l) Заявитель (54 ) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

С ПОСЛЕДОВАТЕЛЬНЫМ ДОСТУПОМ

Изобретение относится к вычислительной технике, а именно к запомина.ющим устройствам.

Известно запоминающее устройство, содержащее две матрицы памяти, входные и выходные элементы И, блок уп5 равления, входной и выходной регистр, два дешифратора, первый и второй счетчики (1).

Недостатком данного устройства яв- о ляются ограниченные функциональные возможности, связанные с постоянной адресностью запоминающего устройства и постоянной разрядностью обрабатываемых слов.

Наиболее близким техническим решением к изобретению является запоминающее устройство, содержащее блок памяти последовательного типа, информа- 2о ционные входы и выходы которого подключены соответственно к входным и выходным кодовым шинам, счетчик чисел, выходы которого подключены к соответствующим входам первого элемента И, выход которого подключен к управляющему входу блока памяти последовательного типа и входу второго элемента И, выход которого подключен к одному усФ. тановочному входу триггера, другой установочный вход которого подключен к шине .считывания и тактовую шину, также оно содержит два элемента ИЛИ, инвертор и формирователь пачек импульсов, один из входов которого подключен к шине запиСи, другой вход - к тактовой шине, один из входов которого подключен к шине записи, другой вход - к тактовой шине, один из входов формирователя пачек импульсов подключен к входу первого элемента ИЛИ и входу второго элемента И, а выход первого элемента ИЛИ подключен к тактовому входу блока памяти последовательного типа, другой выход формирователя пачек импульсов подключен к входу второго элемента ИЛИ и через инвертор — к входу второго элемента И, дру 3 98208

10!

Э5

55 гие входы первого и второго элементов

ИЛИ подключены к шине считывания(2).

Однако это устройство не может быть использовано в системах с изменяющей-. ся разрядностью и адресностью.

Цель изобретения - расширение области применения устройства за счет возможности изменения разрядности и адресности запоминающего устройства.

Поставленная цель достигается тем, что запоминающее устройство с последовательным доступом,. содержащее накопитель, информационный вход которого подключен к выходу первого коммутатара, управляющий вход накопителяк одному из выходов генератора синхросигналов, выход накопителя подключен к одному из входов регистра, другой вход которого подключен к другому выходу генератора синхросигналов и к одному из входов адресного счетчика, выходы регистра являются выходами устройства, одни входы первого коммутатора являются информационными .входами устройства, а другие входы первого коммутатора подключены к выходам адресного счетчика, содержит схему сравнения, одни входы которой являются управляющими входами устройства, другие входы схемы сравнения подключены к выходам адресного счетчика, а выход схемы сравнения подключен к другому входу адресного счетчика и к входу генератора синхросигналов, и второй коммутатор, адни из информацио 4ных входов которого подключены к выходам адресного счетчика, другие информационные входы и управляющие входы второго коммутатора являются,соответственно адресными входами и .управляющими входами устройства, выходы второго коммутатора подключены к адресным входам устройства.

На чертеже изображена схема запоминающего устройства с последователь; ным доступом.

Устройство содержит генератор 1 синхросигнапов, накопитель 2, адресный счетчик 3, информационный коммутатор 4, регистр 5, адресный коммутатор 6 и схему 7 сравнения.

Прямой и инверсный выходы генератора 1 синхросигналов соответственно подключены к управляющему входу 8 накапителя 2, являющимся входом выбора кристалла одноразрядного накопителя 2, и управляющим входам 9 и 1О соответственно адресного счетчика 3 и регист4 ф ра 5. Выходы 11 адресного счетчика 3 соединены с группой информационных входов адресного коммутатора 6, с одним из входов схемы 7 сравнения и с ° управляющими входами коммутатора 4.

Вторая группа входов и управляющие входы коммутатора 6 соответственно подключены к адресным входам 12 устройства и входам 13 управления адресностью. Выходы 14 коммутатора соединены с адресными входами накопителя

2, управляющие входы 15 и выход 16, схема 7 сравнения соединены соответственно с входами управления начальной установки и входами начальной установки генератора 1 синхросигналов и адресного счетчика 3. Информационные входы коммутатора 4 подключены к информационным входам 17, а его выход

2р соединен с информационным входом 18 накопителя 2. Выход накопителя 2 соединен с информационным входом регистра 5, выходы которого соединены с выходными шинами 20. Запуск генератора синхросигналов осуществляется по входу 21, а управление операциями записи-чтения - по входу 22.

Запоминающее устройство с последовательным доступом имеет три режима

Эо работы: режим записи информации, режим чтения информации и режим хранения.

Пусть одноразрядный накопитель 2 имеет и адресных входов. Перед началом работы на шине начальной установки 1 и шине управления адресностью

13 формируются коды управления, в соответствии с которыми из общего числа и адресных входов накопителя 2 непосредственно к шине адреса обращения

12 подключается через коммутатор 4 (n-1 ) адресных входов, а К оставшихся - к выходам адресного счетчика 3.

В режиме записи на вход 21 подается сигнал признака запуска, в соответствии с которым генератор 1 синхросигналов Формирует серию синхросигналов на своих прямом и инверсном выходах. Сигналы с инверсного выхода поступают на счетный вход адресного счетчика 3, в соответствии с которыми на его выходах 11 формируется последовательный ряд К-разрядных двоичных кодов. Эти коды через адресный коммутатор 6 поступают на К адресных входов одноразрядного накопителя 2, на (n-k ) оставшиеся входы которого через коммутатор 6 поступает неизмен5 9820 ный код по входам 12 адреса обращения.

Код, поступающий по входам 12 в режиме обращения, является статическим адресом, определяющим 2k адресную. об- . ласть ячеек памяти одноразрядного на- S копителя 2, к которым осуществляется динамическое обращение в соответствии с последовательностью К-разрядных кодов динамического адреса обращения.

Информационный коммутатор ч подключа- 1 ет к информационному вхдду 18 соответствующий бит записываемого слова с ,входов 17. Одновременно с поступлением каждого бита информации на информационный вход 18 к на управляющий вход 8 подается сигнал с прямого выхода генератора синхросигналов 1, разрешающий выбор кристалла, а на вход записи-чтения поступает сигнал признака записи. Схема 7 сравнения при сов- э падении кодовых комбинаций на его входах 15 и на выходах счетчика 3 на выходе 16 вырабатывает сигнал начальной установки для генератора 1 синхросиг-. налов и адресного счетчика 3.К моменту формирования сигнала нъчальной установки в накопителе 2 заключена запись 2k разрядного слова по 2!n-k) адресу.

В режиме чтения на вход 2 1 также подается сигнал признака запуска, в соответствии с которым генератор синхросигналов 1 формирует серию синхроскгналов на своих прямом и инверсном»

° выходах. В это же время на вход 22 подается сигнал признака чтения..Сигналы с инверсного выхода генератора l синхросигналов поступают на счетный вход 9 адресного счетчика 3 и на вход

10 регистра 5. В соответствии с синхросигналом на выходах 11 адресного счетчика 3 формируется последовательный ряд К-разрядных двоичных кодов. . Эти коды через переключатель адресных шин поступают на К-адресных входов накопителя 2, а на (и-k) оставшиеся входы которого через коммутатор 6 поступает неизменный код адреса c axo" дов 12 адреса обращения. По этому адресу производится чтение К-разрядного слова. Считанная информация с выхода 19 в последовательном коде поступает на вход регистра 5 и с помощью управляющего входа подается на выходы 20. Схема 7 сравнения при совпадении кодовых комбинаций на его входах

15 и на выходах счетчика 3 на выходе

16 формирует сигнал начальной уставов- ки, что является признаком окончаний

84 6 режима чтения. По завершении режима чтения по адресу 2" " в регистре 5 размещено счктанное 2 разрядное слок во, которое поступает на выходы 20.

Предлагаемое запоминающее устройство с последовательным доступом обладает более широкой .областью применения по сравнению с известными и может быть использовано в тех устройствах, где возникает необходимость побитового изменения разрядности обрабатываемых слов, например в лабораторных условиях при проектировании и ат" ладке новых средств вычислительной техники. Данное свойство запоминающего устройства с последовательным доступом позволяет снизить затраты на макетирование каждого нового типа запоминающего устройства.

Формула изобретения

Запоминающее устройство с последовательным доступом, содержащее накопитель, информационный вход которого подключен к выходу первого коммутатора, управляющий вход накопителя - к одному из выходов генератора синхросигналов, выход накопителя подключен к одному из входов регистра, другой вход которого подключен к другому выходу генератора синхросигналов и к одному из входов адресного счетчкка, выходы регистра являются выходами устройства, одни входы первого коммутатора являются информационными входами устройства, а другие входы первого коммутатора подключены к выходам адресного счетчика, о т л и ч а ю— щ е е с я тем, что, с целью расширения области применения за счет возможности изменения разрядности и адресности запоминающего устройства, оно содержит схему сравнения, одни входы которой являются управляющими входами устройства, другие входы схемы сравнения подключены к выходам адресного счетчика, выход схемы сравнения подключен к другому входу адресного счетчика и входу генератора синхросигналов, и второй коммутатор, одни из информационных входов которого подключены к выходам адресного счетчика, другие кнформационные входы и управляющие входы второго коммутатора являются соответственно адресными входами и управляющими входами устройИсточники информаци, принятые во внимание при экспертизе

Составитель С. Вустенко

Техред М.Гергель Корректор M. Шароши

Редактор Е. Лазуренко

Тираж 622 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 9721/73 филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

7 982084 8 ства, выходы второго коммутатора под-, 1. Авторское свидетельство СССР ключены к адресным входам устройства. N 767836, кл. G 11 С 11/00, 1978.

2. Авторское свидетельство СССР

N 720507, кл. G 11 С 9/00, l977 (про5 тотип).